這是我用verilog hdl語言寫的浮點乘法器,用的是基4的booth算法,對于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點,也歡迎大家把它改成流水線以提高速度.
標簽： verilog booth hdl 家
上傳時間： 2013-11-29
上傳用戶：jjj0202
8051模擬器,買不起板子的朋友可以下來用
標簽： 8051 模
上傳時間： 2016-11-05
上傳用戶：zuozuo1215
這是一個arm模擬器 以C++實做 主要模擬ARM9架構
標簽： ARM9 arm 模
上傳時間： 2014-01-19
上傳用戶：zxc23456789
這是一個8051的模擬器 以java寫成
標簽： 8051 java 模
上傳時間： 2014-02-25
上傳用戶：nanfeicui
針對通訊中的dsb系統做硬體模擬的實現與驗證希忘的大家有一定的幫助謝謝
標簽： dsb 系統 模 家
上傳時間： 2016-11-11
上傳用戶：fanboynet
用VHDL寫的4*4乘法器，學習VHDL語言的可以
標簽： VHDL 乘法器
上傳時間： 2014-11-24
上傳用戶：JasonC
精通verilog HDL語言編程源碼之2--常用乘法器設計
標簽： verilog HDL 語言編程 源碼
上傳時間： 2014-11-28
上傳用戶：趙云興
精通verilog HDL語言編程源碼之3--伽羅華域乘法器設計
上傳時間： 2013-12-18
上傳用戶：youke111
此程序為32-bit乘法器，另附有VHDL測試程序
標簽： bit 32 程序 乘法器
上傳時間： 2014-01-17
上傳用戶：1583060504
乘法器 verilog CPLD EPM1270 源代碼
標簽： verilog CPLD 1270 EPM
上傳時間： 2016-11-24
上傳用戶：牛布牛
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