Verilog hdl語言 伽羅華域GF（q）乘法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真
標(biāo)簽： Verilog hdl 語言 乘法器設(shè)計(jì)
上傳時(shí)間： 2013-12-27
上傳用戶：ls530720646
定點(diǎn)八位乘法器的原理圖設(shè)計(jì)，已通過功能仿真！
標(biāo)簽： 定點(diǎn) 乘法器 原理圖設(shè)計(jì)
上傳時(shí)間： 2017-01-03
上傳用戶：z754970244
該代碼是布斯乘法器代碼，用于了解布斯算法，本人也是初學(xué)者。
標(biāo)簽： 代碼 乘法器
上傳時(shí)間： 2017-01-10
上傳用戶：love_stanford
一個(gè)關(guān)于Wallace樹乘法器的論文，當(dāng)中展示了一種改進(jìn)后的wallace樹乘法器方案，相比原來占用晶體管更少，效率更高
標(biāo)簽： Wallace 樹 乘法器 論文
上傳時(shí)間： 2014-01-11
上傳用戶：manlian
vhdl語言的100個(gè)例子 VHDL語言100例 第1例 帶控制端口的加法器 第2例 無控制端口的加法器 第3例 乘法器 第4例 比較器 第5例 二路選擇器 第6例 寄存器 第7例 移位寄存器 第8例 綜合單元庫(kù) 第9例 七值邏輯與基本數(shù)據(jù)類型 第10例 函數(shù)
標(biāo)簽： 100 vhdl VHDL 語言
上傳時(shí)間： 2013-12-13
上傳用戶：古谷仁美
基于CPLD/FPGA的十六位乘法器的VHDL實(shí)現(xiàn)
標(biāo)簽： CPLD FPGA VHDL 十六位
上傳時(shí)間： 2013-12-16
上傳用戶：qq1604324866
18bit的booth乘法器 采用booth2編碼 Wallace壓縮樹 以及超前進(jìn)位結(jié)合進(jìn)位選擇的36bit高性能加法器
標(biāo)簽： bit Wallace booth2 booth
上傳時(shí)間： 2017-01-13
上傳用戶：firstbyte
VHDL乘法器 四輸入 四輸出的代碼設(shè)計(jì)
標(biāo)簽： VHDL 乘法器 輸入 代碼設(shè)計(jì)
上傳時(shí)間： 2017-01-14
上傳用戶：jyycc
SONET 教學(xué)V1.0_方便使用者在學(xué)習(xí)射頻電路模擬上遇到的問題解決方式
標(biāo)簽： SONET 1.0 模 方式
上傳時(shí)間： 2017-01-17
上傳用戶：hasan2015
其乘法器原理是：乘法通過逐項(xiàng)移位相加原理來實(shí)現(xiàn)，從被乘數(shù)的最低位開始，若為1，則乘數(shù)左移后與上一次的和相加；若為0，左移后以全零相加，直至被乘數(shù)的最高位
標(biāo)簽： 乘法器 乘法 移位
上傳時(shí)間： 2013-12-24
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