深度包檢測技術通過對數據包內容的深入掃描和檢測，能夠有效識別出隱藏在數據包有效載荷內的非法數據，但該技術存在功耗非常大的缺點。針對該問題，提出了采用Bloom Filter（布隆過濾器）進行字符串模糊匹配方式，利用Bloom Filter將信息流中大部分正常流量過濾掉，從而減輕了后端的字符串精確匹配的壓力，降低了系統功耗，大大提高了處理速度。
標簽： FPGA 過濾器 字符串 模糊匹配
上傳時間： 2013-11-11
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在FPGA平臺上實現了一種溫度模糊控制器，首先對模糊控制系統的思想和工作原理進行了分析，然后使用Quartus ii和modelsim對整個系統進行設計和仿真，最后在FPGA中實現。結果表明，該模糊控制系統設計可行，并可應用到工業控制中。
標簽： FPGA 溫度 模糊控制器
上傳時間： 2013-10-18
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定制簡單LED的IP核的設計源代碼
標簽： LED 定制 IP核 源代碼
上傳時間： 2013-10-19
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QuartusII中利用免費IP核的設計 作者：雷達室 以設計雙端口RAM為例說明。 Step1：打開QuartusII，選擇File—New Project Wizard，創建新工程，出現圖示對話框，點擊Next；
標簽： Quartus RAM IP核 雙端口
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基于FPGA的GPIB接口IP核的研究與設計
標簽： FPGA GPIB 接口 IP核
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ISE新建工程及使用IP核步驟詳解
標簽： ISE IP核 工程
上傳時間： 2015-01-01
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ISE_IP核創建教程及DDR3_ip核使用注意事項
標簽： ISE_IP DDR ip 教程
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NiosII軟核處理器是Altera公司開發，基于FPGA操作平臺使用的一款高速處理器，為了適應高速運動圖像采集，提出了一種基于NiosII軟核處理的步進電機接口設計，使用verilog HDL語言完成該接口設計，最后通過QuartusII軟件，給出了實驗仿真結果。
標簽： NiosII 軟核處理器 步進電機 接口設計
上傳時間： 2015-01-02
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以Altera公司的Quartus Ⅱ 7.2作為開發工具，研究了基于FPGA的DDS IP核設計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結果。將設計的DDS IP核封裝成為SOPC Builder自定義的組件，結合32位嵌入式CPU軟核Nios II，構成可編程片上系統（SOPC），利用極少的硬件資源實現了可重構信號源。該系統基本功能都在FPGA芯片內完成，利用 SOPC技術，在一片 FPGA 芯片上實現了整個信號源的硬件開發平臺，達到既簡化電路設計、又提高系統穩定性和可靠性的目的。
標簽： FPGA DDS IP核 設計方案
上傳時間： 2013-12-22
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針對傳統方法難以整定船載雷達伺服系統PID參數的問題，將模糊參數自整定PID控制技術應用到伺服系統位置回路中，通過仿真實驗表明該方法可以不依賴系統的數學模型，而根據輸入輸出關系對PID參數進行在線調整，自動調整環路帶寬，調高系統的動態性能和穩態性能，具有很強的魯棒性和自適應性。
標簽： PID 模糊 參數 中的應用
上傳時間： 2013-11-13
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