一個超前進位加法器（及其testbench) .v文件
標簽： testbench 進位 加法器
上傳時間： 2013-12-18
上傳用戶：chenbhdt
一個帶overflow功能的加法器的實現(xiàn)，采用Matlab+Simulink
標簽： overflow 加法器
上傳時間： 2013-12-05
上傳用戶：小儒尼尼奧
一個基于Matlab+Simulink的帶Rounding功能的加法器實現(xiàn)
標簽： Simulink Rounding Matlab 加法器
上傳時間： 2016-07-20
上傳用戶：youlongjian0
一個基于Matlab+Simulink的復數(shù)加法器實現(xiàn)
標簽： Simulink Matlab 加法器
上傳時間： 2014-01-22
上傳用戶：edisonfather
兩個浮點數(shù)相加的加法器，使用verilog編寫
標簽： 浮點數(shù) 加法器
上傳時間： 2016-07-22
上傳用戶：hustfanenze
VHDL的N位加法器，非常的好用，經(jīng)過仿真驗證的！
標簽： VHDL 加法器
上傳時間： 2016-07-25
上傳用戶：270189020
60進制加法器 本人自己編的，已通過老師檢驗，如有不足之處請多多指教
標簽： 進制 加法器
上傳時間： 2014-01-08
上傳用戶：chenjjer
移位相加8位硬件乘法器電路設(shè)計 乘法器是數(shù)字系統(tǒng)中的基本邏輯器件，在很多應(yīng)用中都會出現(xiàn)如各種濾波器的設(shè)計、矩陣的運算等。本實驗設(shè)計一個通用的8位乘法器。
標簽： 乘法器 移位 8位 硬件
上傳時間： 2016-07-27
上傳用戶：牛津鞋
這是一個利用MAX PULL 制作的VHDL的四位除法器的程序 如果有需要仿真圖的 請叫站長聯(lián)系我
標簽： PULL VHDL MAX 除法器
上傳時間： 2016-07-30
上傳用戶：1159797854
這是一個利用MAX PULL 制作的VHDL的減法器的程序 如果有需要仿真圖的 請叫站長聯(lián)系我
標簽： PULL VHDL MAX 減法器
上傳時間： 2014-01-10
上傳用戶：baitouyu
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