本程序是采用數據結構的算法實現一元稀疏多項式加法器的功能
標簽： 程序 數據結構 多項式 加法器
上傳時間： 2016-08-01
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好用的浮點乘法器，可完成32位IEEE格式的浮點乘法，經過仿真通過
標簽： 浮點 乘法器
上傳時間： 2014-01-03
上傳用戶：heart520beat
最高優先級編碼器 8位相等比較器 三人表決器（三種不同的描述方式） 加法器描述
標簽： 高優先級 編碼器 8位 比較器
上傳時間： 2014-01-23
上傳用戶：xymbian
1、 掌握VHDL的結構以及實例的編程； 2、 學會使用QuartusⅡ平臺的開化； 3、 設計一個2位BCD碼加法器。
標簽： Quartus VHDL BCD 編程
上傳時間： 2014-01-22
上傳用戶：anng
Synopsys的DesignWare庫中采用的brentkung高速加法器Verilog源代碼生成,附相關文檔
標簽： DesignWare brentkung Synopsys Verilog
上傳時間： 2016-08-15
上傳用戶：cccole0605
本壓縮包里含有一4位乘法器及PDF書記一本，其中PDF書記鐘含有百例各種VHDL實例
標簽： 乘法器
上傳時間： 2016-08-19
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二位BCD碼加法器 加數與被加數都是2進制。輸出和為10進制。 結果顯示在LED上。
標簽： BCD LED 進制 加法器
上傳時間： 2013-12-24
上傳用戶：遠遠ssad
實現了VHDL乘法器，8位乘法操作的完成
標簽： VHDL 乘法器
上傳時間： 2016-08-21
上傳用戶：fhzm5658
使用加法器樹乘法器實現8位乘法運算，VHDL語言予以實現
標簽： 加法器 乘法器 8位 乘法運算
上傳時間： 2013-12-22
上傳用戶：Breathe0125
加法器 用VerilogHDL實現加羅華域加法器
標簽： VerilogHDL 加法器
上傳時間： 2016-08-22
上傳用戶：ddddddos
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