60進(jìn)制加法器 本人自己編的，已通過(guò)老師檢驗(yàn)，如有不足之處請(qǐng)多多指教
資源簡(jiǎn)介：60進(jìn)制加法器 本人自己編的，已通過(guò)老師檢驗(yàn)，如有不足之處請(qǐng)多多指教
上傳時(shí)間： 2014-01-08
上傳用戶：chenjjer
資源簡(jiǎn)介：本人自己編的usb數(shù)據(jù)采集固件,對(duì)四路信號(hào)進(jìn)行采集
上傳時(shí)間： 2014-01-20
上傳用戶：dapangxie
資源簡(jiǎn)介：數(shù)據(jù)結(jié)構(gòu)中的Prim算法 本人自己編的 望大家給與支持
上傳時(shí)間： 2014-01-08
上傳用戶：Zxcvbnm
資源簡(jiǎn)介：8位超前進(jìn)位加法器 就是使各位的進(jìn)位直接由加數(shù)和被加數(shù)來(lái)決定，而不需要依賴低位進(jìn)位
上傳時(shí)間： 2016-04-25
上傳用戶：王小奇
資源簡(jiǎn)介：用VHDL編的兩位BCD加法器用VHDL編的兩位BCD加法器
上傳時(shí)間： 2016-07-12
上傳用戶：英雄
資源簡(jiǎn)介：超前進(jìn)位加法器的設(shè)計(jì)
上傳時(shí)間： 2013-10-19
上傳用戶：shen_dafa
資源簡(jiǎn)介：VHDL實(shí)現(xiàn)的超前進(jìn)位加法器
上傳時(shí)間： 2015-03-04
上傳用戶：leehom61
資源簡(jiǎn)介：11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。
上傳時(shí)間： 2013-12-28
上傳用戶：ouyangtongze
資源簡(jiǎn)介：Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計(jì)及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計(jì)方案及VHDL程序 Carry Select Adder:16 Bits 進(jìn)位選擇加法器的設(shè)計(jì)方案及VHDL程序
上傳時(shí)間： 2015-05-13
上傳用戶：我們的船長(zhǎng)
資源簡(jiǎn)介：超前進(jìn)位加法器的例子,包括源碼和測(cè)試文件,壓縮包,無(wú)密碼.
上傳時(shí)間： 2015-06-12
上傳用戶：希醬大魔王
資源簡(jiǎn)介：60進(jìn)制減法 相比較 代碼效率高 可以進(jìn)行級(jí)聯(lián)
上傳時(shí)間： 2015-07-05
上傳用戶：趙云興
資源簡(jiǎn)介：本文件提供了用verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說(shuō)明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.
上傳時(shí)間： 2013-12-17
上傳用戶：ynwbosss
資源簡(jiǎn)介：十六位超前進(jìn)位加法器，Verilog HDL
上傳時(shí)間： 2015-09-21
上傳用戶：wff
資源簡(jiǎn)介：一個(gè)超前進(jìn)位加法器的Verilog實(shí)現(xiàn)，內(nèi)含測(cè)試文件，可以綜合，非常有參考價(jià)值
上傳時(shí)間： 2014-01-04
上傳用戶：stella2015
資源簡(jiǎn)介：因?yàn)樽约菏蔷幊讨械牟锁B一個(gè),雖然這個(gè)程序很簡(jiǎn)單,但是是本人自己編出來(lái)的,是一個(gè)案情分析
上傳時(shí)間： 2013-12-23
上傳用戶：ztj182002
資源簡(jiǎn)介：用Verilog語(yǔ)言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器，其中包括測(cè)試文件。
上傳時(shí)間： 2013-12-19
上傳用戶：alan-ee
資源簡(jiǎn)介：超前進(jìn)位加法器得VHDL實(shí)現(xiàn)小點(diǎn)資料代碼
上傳時(shí)間： 2016-02-06
上傳用戶：gaojiao1999
資源簡(jiǎn)介：兩個(gè)4bit超前進(jìn)位加法器實(shí)現(xiàn)8bit加法器
上傳時(shí)間： 2016-06-20
上傳用戶：zhaiye
資源簡(jiǎn)介：一個(gè)超前進(jìn)位加法器（及其testbench) .v文件
上傳時(shí)間： 2013-12-18
上傳用戶：chenbhdt
資源簡(jiǎn)介：自己編的簡(jiǎn)單的 進(jìn)銷存管理系統(tǒng)
上傳時(shí)間： 2014-01-15
上傳用戶：dapangxie
資源簡(jiǎn)介：本人自己開發(fā)的步進(jìn)電機(jī)驅(qū)動(dòng)器（帶細(xì)分）程序代碼。匯編寫的。
上傳時(shí)間： 2016-10-20
上傳用戶：lxm
資源簡(jiǎn)介：我自己編的一個(gè)學(xué)生成績(jī)分析系統(tǒng),可能還有些不完善的地方,本人第一次做的.
上傳時(shí)間： 2016-11-03
上傳用戶：tb_6877751
資源簡(jiǎn)介：超前進(jìn)位加法器是通常數(shù)字設(shè)計(jì)所必備的，本程序?yàn)?2位超前進(jìn)位加法器
上傳時(shí)間： 2016-11-23
上傳用戶：fredguo
資源簡(jiǎn)介：能夠?qū)崿F(xiàn)小時(shí)（24進(jìn)制）、分鐘和秒鐘（60進(jìn)制）的計(jì)數(shù)功能 具有復(fù)位功能 功能擴(kuò)展：具有整點(diǎn)報(bào)時(shí)提示、定時(shí)鬧鐘等功能
上傳時(shí)間： 2014-06-20
上傳用戶：wff
資源簡(jiǎn)介：60進(jìn)制計(jì)數(shù)器 序列檢測(cè)器 適用于MAX PLUS2程序開發(fā)
上傳時(shí)間： 2013-12-02
上傳用戶：wuyuying
資源簡(jiǎn)介：實(shí)現(xiàn)60進(jìn)制的計(jì)數(shù)，每60個(gè)脈沖上升沿進(jìn)一次位。
上傳時(shí)間： 2014-01-01
上傳用戶：h886166
資源簡(jiǎn)介：60進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)時(shí)主要采用數(shù)電知識(shí)，采用清零法和反饋置數(shù)法進(jìn)行電路設(shè)計(jì)。用兩片74161，采用反饋清零法進(jìn)行電路設(shè)計(jì)，此時(shí)相當(dāng)于設(shè)計(jì)兩個(gè)加法計(jì)數(shù)器，左邊的是高位片，此時(shí)的高位片在電路中相當(dāng)于是一片六進(jìn)制的加法計(jì)數(shù)器，逢六進(jìn)清零，右邊的是低位...
上傳時(shí)間： 2017-05-21
上傳用戶：ztj182002
資源簡(jiǎn)介：基于Verilog HDL的16位超前進(jìn)位加法器 分為3個(gè)功能子模塊
上傳時(shí)間： 2014-01-07
上傳用戶：yyyyyyyyyy
資源簡(jiǎn)介：Verilog寫的 8 位超前進(jìn)位加法器
上傳時(shí)間： 2017-07-01
上傳用戶：hustfanenze
資源簡(jiǎn)介：詳細(xì)介紹kalman濾波器在matlab中的應(yīng)用！自己編的！申請(qǐng)加精！！！
上傳時(shí)間： 2017-07-09
上傳用戶：as275944189
