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波形仿真

  • 基于Matlab_DSP_Builder多波形信號發(fā)生器的設(shè)計

    · 摘要:  為多種波形信號發(fā)生器的設(shè)計提出了一種較為簡單的解決方案,根據(jù)各種波形產(chǎn)生的基本原理,利用Matlab/DSP Builder建立其數(shù)學(xué)模型.然后利用AITERA公司提供的Singacompler工具對其進行編譯,產(chǎn)生QUARTUSⅡ能夠識別的VHDL源程序,并且給出了多波信號發(fā)生器的項層原理圖,經(jīng)過波形仿真后,下載到目標(biāo)器件中,實現(xiàn)了多種波形信號的輸出.其設(shè)計簡單,

    標(biāo)簽: Matlab_DSP_Builder 多波形 信號發(fā)生器

    上傳時間: 2013-05-29

    上傳用戶:s藍莓汁

  • 在 MAX+PLUS II開發(fā)環(huán)境下采用 VHDL語言 設(shè)計并實現(xiàn)了電表抄表器 討論了系統(tǒng)的四個 組成模塊的設(shè)計和 VHDL 的實現(xiàn) 每個模塊采用 RTL 級描述 整體的生成采用圖形輸入法 通過波形

    在 MAX+PLUS II開發(fā)環(huán)境下采用 VHDL語言 設(shè)計并實現(xiàn)了電表抄表器 討論了系統(tǒng)的四個 組成模塊的設(shè)計和 VHDL 的實現(xiàn) 每個模塊采用 RTL 級描述 整體的生成采用圖形輸入法 通過波形仿真 下載芯片測試 完成了抄表器的功能

    標(biāo)簽: VHDL PLUS MAX RTL

    上傳時間: 2013-12-26

    上傳用戶:myworkpost

  • 圖象壓縮系統(tǒng)中熵編解碼器的FPGA設(shè)計及實現(xiàn)

    隨著移動終端、多媒體、Internet網(wǎng)絡(luò)、通信,圖像掃描技術(shù)的發(fā)展,以及人們對圖象分辨率,質(zhì)量要求的不斷提高,用軟件壓縮難以達到實時性要求,而且會帶來因傳輸大量原始圖象數(shù)據(jù)帶來的帶寬要求,因此采用硬件實現(xiàn)圖象壓縮已成為一種必然趨勢。而熵編碼單元作為圖像變換,量化后的處理環(huán)節(jié),是圖像壓縮中必不可少的部分。研究熵編解碼器的硬件實現(xiàn),具有廣闊的應(yīng)用背景。本文以星載視頻圖像壓縮的硬件實現(xiàn)項目為背景,對熵編碼器和解碼器的硬件實現(xiàn)進行探討,給出了并行熵編碼和解碼器的實現(xiàn)方案。熵編解碼器中的難點是huffman編解碼器的實現(xiàn)。在設(shè)計并行huffman編碼方案時通過改善Huffman編碼器中變長碼流向定長碼流轉(zhuǎn)換時的控制邏輯,避免了因數(shù)據(jù)處理不及時造成數(shù)據(jù)丟失的可能性,從而保證了編碼的正確性。而在實現(xiàn)并行的huffman解碼器時,解碼算法充分利用了規(guī)則化碼書帶來的碼字的單調(diào)性,及在特定長度碼字集內(nèi)碼字變化的連續(xù)性,將并行解碼由模式匹配轉(zhuǎn)換為算術(shù)運算,提高了存儲器的利用率、系統(tǒng)的解碼效率和速度。在實現(xiàn)并行huffman編碼的基礎(chǔ)上,結(jié)合針對DC子帶的預(yù)測編碼,針對直流子帶的游程編碼,能夠?qū)D像壓縮系統(tǒng)中經(jīng)過DWT變換,量化,掃描后的數(shù)據(jù)進行正確的編碼。同時,在并行huffman解碼基礎(chǔ)上的熵解碼器也可以解碼出正確的數(shù)據(jù)提供給解碼系統(tǒng)的后續(xù)反量化模塊,進一步處理。在本文介紹的設(shè)計方案中,按照自頂向下的設(shè)計方法,對星載圖像壓縮系統(tǒng)中的熵編解碼器進行分析,進而進行邏輯功能分割及模塊劃分,然后分別實現(xiàn)各子模塊,并最終完成整個系統(tǒng)。在設(shè)計過程中,用高級硬件描述語言verilogHDL進行RTL級描述。利用了Altera公司的QuartusII開發(fā)平臺進行設(shè)計輸入、編譯、仿真,同時還采用modelsim仿真工具和symplicity的綜合工具,驗證了設(shè)計的正確性。通過系統(tǒng)波形仿真和下板驗證熵編碼器最高頻率可以達到127M,在62.5M的情況下工作正常。而熵解碼器也可正常工作在62.5M,吞吐量可達到2500Mbps,也能滿足性能要求。仿真驗證的結(jié)果表明:設(shè)計能夠滿足性能要求,并具有一定的使用價值。

    標(biāo)簽: FPGA 圖象壓縮

    上傳時間: 2013-05-19

    上傳用戶:吳之波123

  • 基于FPGA的計算機可編程外圍接口芯片的設(shè)計與實現(xiàn)

    隨著電子技術(shù)和EDA技術(shù)的發(fā)展,大規(guī)模可編程邏輯器件PLD(Programmable Logic Device)、現(xiàn)場可編程門陣列FPGA(Field Programmable Gates Array)完全可以取代大規(guī)模集成電路芯片,實現(xiàn)計算機可編程接口芯片的功能,并可將若干接口電路的功能集成到一片PLD或FPGA中.基于大規(guī)模PLD或FPGA的計算機接口電路不僅具有集成度高、體積小和功耗低等優(yōu)點,而且還具有獨特的用戶可編程能力,從而實現(xiàn)計算機系統(tǒng)的功能重構(gòu).該課題以Altera公司FPGA(FLEX10K)系列產(chǎn)品為載體,在MAX+PLUSⅡ開發(fā)環(huán)境下采用VHDL語言,設(shè)計并實現(xiàn)了計算機可編程并行接芯片8255的功能.設(shè)計采用VHDL的結(jié)構(gòu)描述風(fēng)格,依據(jù)芯片功能將系統(tǒng)劃分為內(nèi)核和外圍邏輯兩大模塊,其中內(nèi)核模塊又分為RORT A、RORT B、OROT C和Control模塊,每個底層模塊采用RTL(Registers Transfer Language)級描述,整體生成采用MAX+PLUSⅡ的圖形輸入法.通過波形仿真、下載芯片的測試,完成了計算機可編程并行接芯片8255的功能.

    標(biāo)簽: FPGA 計算機 可編程 外圍接口

    上傳時間: 2013-06-08

    上傳用戶:asddsd

  • 線性調(diào)頻脈沖壓縮雷達目標(biāo)視頻信號

    雷達信號模擬技術(shù)和現(xiàn)代雷達技術(shù)的發(fā)展息息相關(guān)。雷達信號模擬設(shè)備可以仿真出各種符合實驗要求的目標(biāo)信號來,直接注入雷達來對雷達進行試驗,極大的方便了雷達的設(shè)計與調(diào)試。 本課題主要研究利用FPGA實現(xiàn)線性調(diào)頻脈沖壓縮雷達目標(biāo)信號的模擬。全文的內(nèi)容如下: 首先詳細闡述了線性調(diào)頻(LFM)脈沖壓縮雷達脈沖壓縮原理,分析了線性調(diào)頻脈沖信號的特點,討論和比較了匹配濾波數(shù)字實現(xiàn)的兩種算法:時域?qū)崿F(xiàn)和頻域?qū)崿F(xiàn)。 其次在對常用雷達信號模擬方法探討的基礎(chǔ)上,提出基于FPGA的線性調(diào)頻脈沖壓縮雷達目標(biāo)視頻信號模擬器的系統(tǒng)設(shè)計,對點目標(biāo)、多目標(biāo)和延展目標(biāo)等情況下的目標(biāo)信號進行建模,針對設(shè)定目標(biāo)參數(shù)完成了目標(biāo)信號的波形仿真,并完成基于頻域?qū)崿F(xiàn)方法的線性調(diào)頻脈沖壓縮雷達數(shù)字匹配濾波算法的設(shè)計及仿真。 最后,在Quartus Ⅱ 6.0平臺上,完成模擬器中脈沖壓縮等信號處理部分基于Verilog HDL 語言的軟件設(shè)計及功能、時序仿真,并完成了相關(guān)硬件的設(shè)計。

    標(biāo)簽: 線性 調(diào)頻 脈沖壓縮 視頻信號

    上傳時間: 2013-07-13

    上傳用戶:squershop

  • Multisim在數(shù)字電路課程中的應(yīng)用

    主要介紹電子設(shè)計自動化EDA技術(shù)的仿真軟件Multisim的主要功能特點,并通過該軟件對基于555定時器設(shè)計的多諧振蕩器的波形仿真這一實例來進一步說明它在數(shù)字電路設(shè)計中的應(yīng)用。在與傳統(tǒng)實驗進行對比的同時得出其也具有局限性的結(jié)論。

    標(biāo)簽: Multisim 數(shù)字電路 中的應(yīng)用

    上傳時間: 2013-10-20

    上傳用戶:lalalal

  • Verilog RTL代碼新手上路教程

    通過學(xué)習(xí)本教程提供的各種RTL小型電路模塊的代碼并且觀察電路的RTL結(jié)構(gòu)和波形仿真的時序,可以快速的了解如何設(shè)計基本的電路組件

    標(biāo)簽: Verilog RTL 代碼 教程

    上傳時間: 2013-11-01

    上傳用戶:manlian

  • 基于CPLD的QDPSK調(diào)制解調(diào)電路設(shè)計

    為了在CDMA系統(tǒng)中更好地應(yīng)用QDPSK數(shù)字調(diào)制方式,在分析四相相對移相(QDPSK)信號調(diào)制解調(diào)原理的基礎(chǔ)上,設(shè)計了一種QDPSK調(diào)制解調(diào)電路,它包括串并轉(zhuǎn)換、差分編碼、四相載波產(chǎn)生和選相、相干解調(diào)、差分譯碼和并串轉(zhuǎn)換電路。在MAX+PLUSⅡ軟件平臺上,進行了編譯和波形仿真。綜合后下載到復(fù)雜可編程邏輯器件EPM7128SLC84-15中,測試結(jié)果表明,調(diào)制電路能正確選相,解調(diào)電路輸出數(shù)據(jù)與QDPSK調(diào)制輸入數(shù)據(jù)完全一致,達到了預(yù)期的設(shè)計要求。 Abstract:  In order to realize the better application of digital modulation mode QDPSK in the CDMA system, a sort of QDPSK modulation-demodulation circuit was designed based on the analysis of QDPSK signal modulation-demodulation principles. It included serial/parallel conversion circuit, differential encoding circuit, four-phase carrier wave produced and phase chosen circuit, coherent demodulation circuit, difference decoding circuit and parallel/serial conversion circuit. And it was compiled and simulated on the MAX+PLUSⅡ software platform,and downloaded into the CPLD of EPM7128SLC84-15.The test result shows that the modulation circuit can exactly choose the phase,and the output data of the demodulator circuit is the same as the input data of the QDPSK modulate. The circuit achieves the prospective requirement of the design.

    標(biāo)簽: QDPSK CPLD 調(diào)制解調(diào) 電路設(shè)計

    上傳時間: 2014-01-13

    上傳用戶:qoovoop

  • Verilog RTL代碼新手上路教程

    通過學(xué)習(xí)本教程提供的各種RTL小型電路模塊的代碼并且觀察電路的RTL結(jié)構(gòu)和波形仿真的時序,可以快速的了解如何設(shè)計基本的電路組件

    標(biāo)簽: Verilog RTL 代碼 教程

    上傳時間: 2014-01-24

    上傳用戶:13188549192

  • 基于CPLD的QDPSK調(diào)制解調(diào)電路設(shè)計

    為了在CDMA系統(tǒng)中更好地應(yīng)用QDPSK數(shù)字調(diào)制方式,在分析四相相對移相(QDPSK)信號調(diào)制解調(diào)原理的基礎(chǔ)上,設(shè)計了一種QDPSK調(diào)制解調(diào)電路,它包括串并轉(zhuǎn)換、差分編碼、四相載波產(chǎn)生和選相、相干解調(diào)、差分譯碼和并串轉(zhuǎn)換電路。在MAX+PLUSⅡ軟件平臺上,進行了編譯和波形仿真。綜合后下載到復(fù)雜可編程邏輯器件EPM7128SLC84-15中,測試結(jié)果表明,調(diào)制電路能正確選相,解調(diào)電路輸出數(shù)據(jù)與QDPSK調(diào)制輸入數(shù)據(jù)完全一致,達到了預(yù)期的設(shè)計要求。 Abstract:  In order to realize the better application of digital modulation mode QDPSK in the CDMA system, a sort of QDPSK modulation-demodulation circuit was designed based on the analysis of QDPSK signal modulation-demodulation principles. It included serial/parallel conversion circuit, differential encoding circuit, four-phase carrier wave produced and phase chosen circuit, coherent demodulation circuit, difference decoding circuit and parallel/serial conversion circuit. And it was compiled and simulated on the MAX+PLUSⅡ software platform,and downloaded into the CPLD of EPM7128SLC84-15.The test result shows that the modulation circuit can exactly choose the phase,and the output data of the demodulator circuit is the same as the input data of the QDPSK modulate. The circuit achieves the prospective requirement of the design.

    標(biāo)簽: QDPSK CPLD 調(diào)制解調(diào) 電路設(shè)計

    上傳時間: 2013-10-28

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