主要介紹算法的實現方式和流水線實現

主要介紹算法的實現方式和流水線實現，而且有詳細的原理介紹，推理，源碼和仿真結果...

?? 2014-01-04

流水線結構的cordic

流水線結構的cordic，可以輸出sin/cos...

?? 2014-03-04

VERILOG實現多時鐘,可以應用于流水線.輸入CLK,輸出CLK1,CLK2,CLK3

VERILOG實現多時鐘,可以應用于流水線.輸入CLK,輸出CLK1,CLK2,CLK3...

?? 2016-01-26

2級流水線實現的8位全加器的VHDL代碼

2級流水線實現的8位全加器的VHDL代碼，適用于altera系列的FPGA/CPLD...

?? 2014-06-15

2級流水線

2級流水線，使用4元件實現的22位全加器的VHDL語言實現，適用于altera的FPGA...

?? 2016-01-27

3級流水線

3級流水線，含4元件的22位全加器的VHDL語言實現，適用于altera系列的FPGA...

?? 2016-01-27

基于Log_MAP 算法, 提出了一種TURBO 碼DSP 實現方案。利用內聯函數、循環展開, 軟件流水線技術對算法進行了優 化, 在TMS320C6416 芯片上實現了36Mbps 的編碼速率及1

基于Log_MAP 算法, 提出了一種TURBO 碼DSP 實現方案。利用內聯函數、循環展開, 軟件流水線技術對算法進行了優 化, 在TMS320C6416 芯片上實現了36Mbps 的編碼速率及1...

?? 2014-11-30

modelsim+dc開發的4級流水線結構的MIPS CPU

modelsim+dc開發的4級流水線結構的MIPS CPU，完成基本的邏輯運算和跳轉。測試程序為希爾排序，結果正確。...

?? 2014-01-03

介紹了3DES加密算法的原理并詳盡描述了該算法的FPGA設計實現。采用了狀態機和流水線技術

介紹了3DES加密算法的原理并詳盡描述了該算法的FPGA設計實現。采用了狀態機和流水線技術，使得在面積和速度上達到最佳優化；添加了輸入和輸出接口的設計以增強該算法應用的靈活性。各模塊均用硬件描述語言實...

?? 2016-07-01

使用verilog作為CPU設計語言實現單數據通路五級流水線的CPU。具有32個通用寄存器、一個程序計數器PC、一個標志寄存器FLAG

使用verilog作為CPU設計語言實現單數據通路五級流水線的CPU。具有32個通用寄存器、一個程序計數器PC、一個標志寄存器FLAG，一個堆棧寄存器STACK。存儲器尋址粒度為字節。數據存儲以32位...

?? 2013-12-11