一個32位微處理器的verilog實現(xiàn)源代脈,采用5級流水線和cache技術(shù).
一個32位微處理器的verilog實現(xiàn)源代脈,采用5級流水線和cache技術(shù)....
流水線技術(shù)資料
?? 資源總數(shù)：275
?? 技術(shù)文檔：1
?? 源代碼：168
?? 流水線全部資料 (275個)
采用按時間抽選的基4原位算法和坐標旋轉(zhuǎn)數(shù)字式計算機（CORDIC）算法實現(xiàn)了一個FFT實時譜分析系統(tǒng)。整個設(shè)計采用流水線工作方式
采用按時間抽選的基4原位算法和坐標旋轉(zhuǎn)數(shù)字式計算機（CORDIC）算法實現(xiàn)了一個FFT實時譜分析系統(tǒng)。整個設(shè)計采用流水線工作方式，保證了系統(tǒng)的速度，避免了瓶勁的出現(xiàn)；整個系統(tǒng)采用FPGA實現(xiàn)，實驗表明...
16位加法器的流水線計算,verilog代碼
16位加法器的流水線計算,verilog代碼，用于FPGA平臺。...
龍芯2E處理器用戶手冊 中國科學院計算技術(shù)研究所 意法半導(dǎo)體公司 2006年 9 月 龍芯2E處理器是一款實現(xiàn)64位MIPS III 指令集的通用RISC處理器。龍芯2E的指 令流水線每個時鐘周
龍芯2E處理器用戶手冊 中國科學院計算技術(shù)研究所 意法半導(dǎo)體公司 2006年 9 月 龍芯2E處理器是一款實現(xiàn)64位MIPS III 指令集的通用RISC處理器。龍芯2E的指 令流水線每個時鐘周...
探討RISC32處理器設(shè)計中三個關(guān)鍵問題包括多媒體指令集擴展設(shè)計、流水線微結(jié)構(gòu)優(yōu)化設(shè)計以及使RISC32成為一個真正IP核的其他相關(guān)設(shè)計問題
探討RISC32處理器設(shè)計中三個關(guān)鍵問題包括多媒體指令集擴展設(shè)計、流水線微結(jié)構(gòu)優(yōu)化設(shè)計以及使RISC32成為一個真正IP核的其他相關(guān)設(shè)計問題...
使用VHDL語言編寫的簡單8位流水線CPU 它有六級流水功能
使用VHDL語言編寫的簡單8位流水線CPU 它有六級流水功能，通過仿真 可以下載到實驗箱，也有波形仿真...
WinDLX的實驗,除了代碼優(yōu)化的部分全部完成,包括流水線的分析.
WinDLX的實驗,除了代碼優(yōu)化的部分全部完成,包括流水線的分析....
verilog hdl編寫,六段流水線CPU.程序完整
verilog hdl編寫,六段流水線CPU.程序完整，功能強驚。分為多模塊編寫...
DSP流水線算法
DSP流水線算法，適用于對ＤＳＰ進行較深研究的人員使用...
提出了一種基于FPGA的高階高速F IR濾波器的設(shè)計與實現(xiàn)方法。通過一個169階的均方根 升余弦滾降濾波器的設(shè)計,介紹了如何應(yīng)用流水線技術(shù)來設(shè)計高階高速F IR濾波器,并且對所設(shè)計的 FIR濾波器
提出了一種基于FPGA的高階高速F IR濾波器的設(shè)計與實現(xiàn)方法。通過一個169階的均方根 升余弦滾降濾波器的設(shè)計,介紹了如何應(yīng)用流水線技術(shù)來設(shè)計高階高速F IR濾波器,并且對所設(shè)計的 FIR濾波器...