用verilog HDL代碼編寫的快速除法器，比較有用
標簽： verilog HDL 代碼 編寫
上傳時間： 2013-12-21
上傳用戶：xfbs821
用StateCAD設計一個“串進并出的加法器”狀態(tài)機，并使用StateCAD測試激勵生成器設計測試激勵，驗證該狀態(tài)機，掌握完整的StateCAD設計流程.
標簽： StateCAD 加法器 狀態(tài)
上傳時間： 2014-01-04
上傳用戶：shawvi
8位加法器的實現(xiàn)，仿真通過，并且包括仿真文件，在quartusii7.1下調試通過
標簽： 8位 加法器
上傳時間： 2016-06-30
上傳用戶：xuan‘nian
八位乘法器VHDL語言實現(xiàn)。使用的工具的ISE7.1，實現(xiàn)八乘八的位相乘。
標簽： VHDL ISE 7.1 乘法器
上傳時間： 2014-01-17
上傳用戶：13517191407
用VHDL語言編寫的一個乘法器校程序 是基于BOOTH算法的
標簽： BOOTH VHDL 語言 編寫
上傳時間： 2016-07-02
上傳用戶：iswlkje
AD633 器件資料---------------- 四象限模擬乘法器，需要的都來下吧
標簽： 633 AD 器件 四象限
上傳時間： 2014-01-20
上傳用戶：小鵬
在算法級對用多進程實現(xiàn)移位加法器，已經驗證
標簽： 算法級 移位 加法器 進程
上傳時間： 2014-09-02
上傳用戶：秦莞爾w
用VHDL語言實現(xiàn)的除法器，可以處理非整除運算。精度0.004
標簽： VHDL 語言 除法器
上傳時間： 2014-01-26
上傳用戶：kr770906
用VHDL編的兩位BCD加法器用VHDL編的兩位BCD加法器
標簽： VHDL BCD 加法器
上傳時間： 2016-07-12
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booth乘法器： 16*16有符號乘法器，Booth編碼，簡單陣列，Ripple Carry Adder
標簽： booth 61550 16 乘法器
上傳時間： 2014-01-16
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