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Synopsys的DesignWare庫中采用的brentkung高速加法器Verilog源代碼生成,附相關文檔
標簽： DesignWare brentkung Synopsys Verilog
上傳時間： 2016-08-15
上傳用戶：cccole0605
本壓縮包里含有一4位乘法器及PDF書記一本，其中PDF書記鐘含有百例各種VHDL實例
標簽： 乘法器
上傳時間： 2016-08-19
上傳用戶：515414293
二位BCD碼加法器 加數與被加數都是2進制。輸出和為10進制。 結果顯示在LED上。
標簽： BCD LED 進制 加法器
上傳時間： 2013-12-24
上傳用戶：遠遠ssad
實現了VHDL乘法器，8位乘法操作的完成
標簽： VHDL 乘法器
上傳時間： 2016-08-21
上傳用戶：fhzm5658
使用加法器樹乘法器實現8位乘法運算，VHDL語言予以實現
標簽： 加法器 乘法器 8位 乘法運算
上傳時間： 2013-12-22
上傳用戶：Breathe0125
加法器 用VerilogHDL實現加羅華域加法器
標簽： VerilogHDL 加法器
上傳時間： 2016-08-22
上傳用戶：ddddddos
《Verilog HDL語言編程》 常有加法器（基于Verilog）
標簽： Verilog HDL 語言編程 加法器
上傳時間： 2013-12-18
上傳用戶：cjf0304
主題 : Low power Modified Booth Multiplier 介紹 : 為了節省乘法器面積、加快速度等等，許多文獻根據乘法器中架構提出改進的方式，而其中在1951年，A. D. Booth教授提出了一種名為radix-2 Booth演算法，演算法原理是在LSB前一個位元補上“0”，再由LSB至MSB以每兩個位元為一個Group，而下一個Group的LSB會與上一個Group的MSB重疊(overlap)，Group中的位元。 Booth編碼表進行編碼(Booth Encoding)後再產生部分乘積進而得到最後的結果。 Radix-2 Booth演算法在1961年由O. L. Macsorley教授改良後，提出了radix-4 Booth演算法(modified Booth algorithm)，此演算法的差異為Group所涵括的位元由原先的2個位元變為3個位元。
標簽： Multiplier Modified Booth power
上傳時間： 2016-09-01
上傳用戶：stewart·
移位乘法器的輸入為兩個4位操作數a和b，啟動乘法器由stb控制，clk信號提供系統定時。乘法器的結果為8位信號result,乘法結束后置信號done為1. 乘法算法采用原碼移位乘法，即對兩個操作數進行逐位的移位相加，迭代4次后輸出結果。具體算法： 1. 被乘數和乘數的高位補0，擴展成8位。 2. 乘法依次向右移位，并檢查其最低位，如果為1，則將被乘數和部分和相加，然后將被乘數向左移位；如果為0，則僅僅將被乘數向左移位。移位時，被乘數的低端和乘數的高端均移入0. 3. 當乘數變成全0后，乘法結束。
標簽： 移位 乘法器 位操作 輸入
上傳時間： 2014-01-03
上傳用戶：星仔
乘法器的vhdl語言描述.本人調試已經通過
標簽： vhdl 乘法器 語言 調試
上傳時間： 2013-12-17
上傳用戶：skhlm
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