用VHDL實(shí)現(xiàn)四位乘法器，不直接用乘法實(shí)現(xiàn)，一來(lái)節(jié)省資源，二來(lái)可提高速度！
標(biāo)簽： VHDL 乘法器
上傳時(shí)間： 2017-01-02
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實(shí)現(xiàn)一位加法器的設(shè)計(jì)，假設(shè)輸入?yún)?shù)為A,B，則輸出為A,B的和
標(biāo)簽： 加法器
上傳用戶：baiom
橢圓曲線加密算法中的乘法器的生成，主要功能是實(shí)現(xiàn)在素域上的多項(xiàng)式模P(大素?cái)?shù)）乘的運(yùn)算。
標(biāo)簽： 橢圓曲線 加密算法 乘法器
上傳時(shí)間： 2014-06-11
上傳用戶：waizhang
Verilog hdl語(yǔ)言 常用乘法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真
標(biāo)簽： Verilog hdl 語(yǔ)言 乘法器設(shè)計(jì)
上傳用戶：lunshaomo
Verilog hdl語(yǔ)言 常用加法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真
標(biāo)簽： Verilog hdl 語(yǔ)言 加法器
上傳時(shí)間： 2013-12-24
上傳用戶：lizhizheng88
Verilog hdl語(yǔ)言 伽羅華域GF（q）乘法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真
上傳時(shí)間： 2013-12-27
上傳用戶：ls530720646
Verilog hdl語(yǔ)言的常用除法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真
標(biāo)簽： Verilog hdl 語(yǔ)言 除法器
上傳時(shí)間： 2013-12-17
上傳用戶：Zxcvbnm
定點(diǎn)八位乘法器的原理圖設(shè)計(jì)，已通過(guò)功能仿真！
標(biāo)簽： 定點(diǎn) 乘法器 原理圖設(shè)計(jì)
上傳時(shí)間： 2017-01-03
上傳用戶：z754970244
minicore為一個(gè)加法器的最小結(jié)構(gòu)，含有移位RAM 和調(diào)試的TB 程序等。
標(biāo)簽： minicore 加法器
上傳時(shí)間： 2017-01-04
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1 8位加法器的設(shè)計(jì) 2 分頻電路 3 數(shù)字秒表的設(shè)計(jì)
標(biāo)簽： 8位 加法器 分頻電路 數(shù)字秒表
上傳時(shí)間： 2014-01-02
上傳用戶：hn891122
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