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減法器

  • VHDL編程一百例

    VHDL編程一百例，包括加法器、乘法器、移位寄存器、奇偶校驗(yàn)器等。pdf格式的，僅供學(xué)習(xí)使用

    標(biāo)簽： VHDL 編程

    上傳時(shí)間： 2017-03-01

    上傳用戶(hù)：chfanjiang

  • Altera的FPGA

    Altera的FPGA，設(shè)計(jì)的硬件除法器

    標(biāo)簽： Altera FPGA

    上傳時(shí)間： 2017-03-13

    上傳用戶(hù)：lhw888

  • 一些接口電路的Verilog設(shè)計(jì)

    一些接口電路的Verilog設(shè)計(jì)，主要包括IIC、PS2、矩陣鍵盤(pán)、RS232、還有一些基礎(chǔ)試驗(yàn)的源代碼如：除法器、多路選擇器、加法器、減法器、8位優(yōu)先編碼器等。

    標(biāo)簽： Verilog 接口電路

    上傳時(shí)間： 2013-12-21

    上傳用戶(hù)：a3318966

  • 步進(jìn)電機(jī)控制

    步進(jìn)電機(jī)控制，直流電機(jī)控制，加法器，狀態(tài)機(jī)等等經(jīng)典的VHDL例子程序。

    標(biāo)簽： 步進(jìn)電機(jī)控制

    上傳時(shí)間： 2013-12-24

    上傳用戶(hù)：aa17807091

  • 1.通過(guò)鍵盤(pán)、LCD來(lái)進(jìn)行超低功耗實(shí)驗(yàn) 2 在一段時(shí)間內(nèi)

    1.通過(guò)鍵盤(pán)、LCD來(lái)進(jìn)行超低功耗實(shí)驗(yàn) 2 在一段時(shí)間內(nèi)，如果用戶(hù)沒(méi)有進(jìn)行按鍵操作，系統(tǒng)將進(jìn)入“睡眠”－－低功耗狀態(tài) 3 用戶(hù)按鍵后，系統(tǒng)從低功耗狀態(tài)轉(zhuǎn)到正常的工作狀態(tài) 4 在非低功耗狀態(tài)下，程序接收鍵盤(pán)按鍵執(zhí)行加法器操作(因?yàn)殒I盤(pán)和LCD限制不能實(shí)現(xiàn)復(fù)雜 5 的功能,如乘法、減法、除法等）.

    標(biāo)簽： LCD 鍵盤(pán) 超低功耗 實(shí)驗(yàn)

    上傳時(shí)間： 2017-06-19

    上傳用戶(hù)：GavinNeko

  • 本設(shè)計(jì)采用AT89552單片機(jī)

    本設(shè)計(jì)采用AT89552單片機(jī)，輔以必要的模擬電路，實(shí)現(xiàn)了一個(gè)基于直接數(shù)字頻率合成技術(shù)(DDS)的正弦誼號(hào)發(fā)生器。設(shè)計(jì)中采用DDS芯片AD9850產(chǎn)生頻率1KHZ~10MHZ范圍內(nèi)正弦波，采用功放AD811控制輸出電壓幅度， 由單片機(jī)AT89S52控制調(diào)節(jié)步進(jìn)頻率1HZ。在此基礎(chǔ)上，用模擬乘法器MC1496實(shí)現(xiàn)了正弦調(diào)制信號(hào)頻率為1KHZ的模擬相度調(diào)制信號(hào)；用FPGA芯片產(chǎn)生二進(jìn)制NRZ碼,與AD9850結(jié)合實(shí)現(xiàn)相移鍵控PSK、幅移鍵控ASK、頻移鎮(zhèn)鍵FSK。

    標(biāo)簽： 89552 AT 單片機(jī)

    上傳時(shí)間： 2014-12-05

    上傳用戶(hù)：shus521

  • 用 FPGA實(shí)現(xiàn)了二維離散余弦變換和逆變換

    用 FPGA實(shí)現(xiàn)了二維離散余弦變換和逆變換，結(jié)構(gòu)設(shè)計(jì)采用行列分解法，乘法器采用移位求和的方法實(shí)現(xiàn)，并且采用流水線結(jié)構(gòu)設(shè)計(jì)，提高處理核的性能

    標(biāo)簽： FPGA 二維離散余弦變換 逆變

    上傳時(shí)間： 2017-07-17

    上傳用戶(hù)：leixinzhuo

  • 累加器

    累加器，一個(gè)加法器和一個(gè)寄存器構(gòu)成的累加器，其用途是用于DDS技術(shù)的相位累加器

    標(biāo)簽： 累加器

    上傳時(shí)間： 2017-08-01

    上傳用戶(hù)：zq70996813

  • 用verilog設(shè)計(jì)的FIR濾波器。濾波器需要很快的處理速度

    用verilog設(shè)計(jì)的FIR濾波器。濾波器需要很快的處理速度，所以采用了wallace樹(shù)算法，超前進(jìn)位加法器等等

    標(biāo)簽： verilog FIR 濾波器 速度

    上傳時(shí)間： 2017-08-03

    上傳用戶(hù)：hebmuljb

  • EDA課程設(shè)計(jì),簡(jiǎn)單的EDA編程,包括計(jì)數(shù)器

    EDA課程設(shè)計(jì),簡(jiǎn)單的EDA編程,包括計(jì)數(shù)器，加法器和觸發(fā)器的應(yīng)用

    標(biāo)簽： EDA 編程 計(jì)數(shù)器

    上傳時(shí)間： 2017-08-07

    上傳用戶(hù)：change0329

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