Verilog作業 ：自己寫的源碼輸入，補碼輸出的，由狀態機控制的四位加法器，為保證時序，加法器模塊為超前近位加法器，包含測試臺，通過 Modelsim 、Synplify仿真。
標簽： Verilog 源碼 輸入
上傳時間： 2014-01-21
上傳用戶：zm7516678
地址譯碼，狀態機的編寫，三態輸出，布司乘法器
標簽： 地址 譯碼
上傳時間： 2014-07-31
上傳用戶：腳趾頭
Verilog的135個經典設計實例，直流電機控制，游戲機，三態總線，加法器，鎖存器等
標簽： Verilog 135 設計實例
上傳時間： 2013-12-09
上傳用戶：xuanchangri
用LSFR實現計數功能，可以減少對寄存器和少一個加法器，涉及verilog的人來說
標簽： LSFR
上傳時間： 2017-01-05
上傳用戶：baiom
絕對好東西，一個VHDL寫的任意寬度通用串行乘法器，以最少的資源實現乘法器功能。
標簽：
上傳時間： 2017-01-10
上傳用戶：lepoke
基4-FFT蝶形單元實現，按照FPGA內部的乘法器功能編寫的
標簽： FFT
上傳時間： 2014-01-05
上傳用戶：520
vhdl語言設計頻率計，十進制加法器.運用maxplus2運行，
標簽： vhdl 語言 頻率計
上傳時間： 2013-12-22
上傳用戶：qwe1234
基于verilog的fir濾波器設計，用的并行結構。在前面基礎上加入四級流水（加法器，并行乘法器，乘法結果相加兩級），通過驗證。
標簽： verilog fir 濾波器設計
上傳時間： 2013-11-26
上傳用戶：liuchee
本設計是一個八位被除數除以四位除數，得到不超過四位的商的整數除法器。被除數、除數、商和余數都是無符號整數。
上傳時間： 2017-02-03
數字信號處理的fpga實現，用VHDL編程設計加法器
標簽： fpga 數字信號處理
上傳用戶：tianyi223
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