在gf(2^13)中，固定因子乘法器（基于自然基，0-128）
標(biāo)簽： gf 13
上傳時間： 2016-05-24
上傳用戶：ynsnjs
基于srt-2算法，利用verilog實(shí)現(xiàn)16位定點(diǎn)無符號數(shù)除法器（除數(shù)、被除數(shù)均由16位整數(shù)和16位小數(shù)組成，商由32位整數(shù)和16位小數(shù)構(gòu)成，余數(shù)由32位小數(shù)組成）
標(biāo)簽： srt 算法
上傳時間： 2016-05-27
上傳用戶：a6697238
這個檔案裡面的matlab的m函數(shù)，產(chǎn)生有效的都普勒fd隨機(jī)相關(guān)的瑞利衰減包絡(luò)，可以輸入你想要的doppler ferquecy和sampling ferquecy
標(biāo)簽： matlab
上傳時間： 2013-12-21
上傳用戶：cc1
本程序完成帶進(jìn)位輸入輸出的四位二進(jìn)制加法運(yùn)算，編程思想采用真值表轉(zhuǎn)換成布爾方程式，利用循環(huán)語句將一位全加器編為四位加法器。
標(biāo)簽： 程序 二進(jìn)制 加法 進(jìn)位
上傳時間： 2014-01-16
上傳用戶：日光微瀾
msp各個模塊源碼 如定時器，COM，硬件乘法器比較器USART,ADC.
標(biāo)簽： msp 模塊 定時器 源碼
上傳時間： 2016-06-16
上傳用戶：txfyddz
此程序用VHDL語言編寫，在四位加法器基礎(chǔ)上完成8位二進(jìn)制加法，輸出是BCD碼
標(biāo)簽： VHDL 程序 語言 編寫
上傳時間： 2014-11-03
上傳用戶：努力努力再努力
此程序采用VHDL語言，完成在16位十六進(jìn)制加法器的基礎(chǔ)上將輸出進(jìn)行BCD碼轉(zhuǎn)換，實(shí)現(xiàn)輸出是BCD碼的16位二進(jìn)制加法器
標(biāo)簽： VHDL 程序 語言
上傳時間： 2016-06-18
上傳用戶：小鵬
此程序采用VHDL語言，完成在32位十六進(jìn)制加法器的基礎(chǔ)上將輸出進(jìn)行BCD碼轉(zhuǎn)換，實(shí)現(xiàn)輸出是BCD碼的32位二進(jìn)制加法器
上傳用戶：songnanhua
此程序采用VHDL語言，利用元件例化語句，在帶BCD碼轉(zhuǎn)換的4位加法器的基礎(chǔ)上完成8位加法器的例化
上傳用戶：tb_6877751
包含RS（10，8）的verilog源程序，加法器的verilog源程序，卷積碼的verilog源程序
標(biāo)簽：
上傳時間： 2013-12-10
上傳用戶：hopy
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