當許多編程人員從事這項工作但又不使用源代碼管理工具時，源代碼管理幾乎不可能進行。Visual SourceSafe是Visual Basic的企業版配備的一個工具，不過這個工具目的是為了保留一個內部應用版本，不向公眾發布（應當說明的是，M i c r o s o f t并沒有開發Visual SourceSafe，它是M i c r o s o f t公司買來的） 。雖然Visual SourceSafe有幫助文本可供參考，但該程序的一般運行情況和在生產環境中安裝 Visual SourceSafe的進程都沒有詳細的文字說明。另外，Visual SourceSafe像大多數M i c r o s o f t應用程序那樣經過了很好的修飾，它包含的許多功能特征和物理特征都不符合 Microsoft Wi n d o w s應用程序的標準。例如，Visual SourceSafe的三個組件之一（Visual SourceSafe Administrator）甚至連F i l e菜單都沒有。另外，許多程序的菜單項不是放在最合適的菜單上。在程序開發環境中實現Visual SourceSafe時存在的復雜性，加上它的非標準化外觀和文檔資料的不充分，使得許多人無法實現和使用 Visual SourceSafe。許多人甚至沒有試用 Vi s u a l S o u r c e S a f e的勇氣。我知道許多高水平技術人員無法啟動Visual SourceSafe并使之運行，其中有一位是管理控制系統項目師。盡管如此，Visual SourceSafe仍然不失為一個很好的工具，如果你花點時間將它安裝在你的小組工作環境中，你一定會為此而感到非常高興。在本章中我并不是為你提供一些指導原則來幫助你創建更好的代碼，我的目的是告訴你如何使用工具來大幅度減少管理大型項目和開發小組所需的資源量，這個工具能夠很容易處理在沒有某種集成式解決方案情況下幾乎無法處理的各種問題。
上傳時間： 2013-10-24
上傳用戶：lgd57115700
復雜的物理和電氣規則， 高密度的元器件布局， 以及更高的高速技術要求， 這一切都增加了當今PCB設計的復雜性。 不管是在設計過程的哪一個階段， 設計師都需要能夠輕松地定義，管理和確認簡單的物理/間距規則， 以及至關重要的高速信號；同時， 他們還要確保最終的PCB滿足傳統制造以及測試規格所能達到的性能 目標。
上傳時間： 2013-11-06
上傳用戶：鳳臨西北
eda的發展趨勢： 在一個芯片上完成的系統級的集成已成為可能可編程邏輯器件開始進入傳統的ASIC市場EDA工具和IP核應用更為廣泛高性能的EDA工具得到長足的發展計算機硬件平臺性能大幅度提高，為復雜的SoC設計提供了物理基礎。
上傳時間： 2013-12-02
上傳用戶：windwolf2000
系統組成.......................................................................................................................................................... 31.1 庫 ...................................................................................................................................................... 31.2 原理圖輸入 ...................................................................................................................................... 31.3 設計轉換和修改管理 ....................................................................................................................... 31.4 物理設計與加工數據的生成 ........................................................................................................... 31.5 高速 PCB 規劃設計環境.................................................................................................................. 32 Cadence 設計流程........................................................................................................................................... 33 啟動項目管理器.............................................................................................................................................. 4第二章 Cadence 安裝................................................................................................ 6第三章 CADENCE 庫管理..................................................................................... 153.1 中興EDA 庫管理系統...................................................................................................................... 153.2 CADENCE 庫結構............................................................................................................................ 173.2.1 原理圖（Concept HDL）庫結構：........................................................................................ 173.2.2 PCB 庫結構：............................................................................................................................. 173.2.3 仿真庫結構： ............................................................................................................................. 18第四章 公司的 PCB 設計規范............................................................................... 19第五章常用技巧和常見問題處理......................................................................... 19
上傳時間： 2013-10-23
上傳用戶：D&L37
根據目前印制電路板制造技術的發展趨勢，印制電路板的制造難度越來越高，品質要求也越來越嚴格。為確保印制電路板的高質量和高穩定性，實現全面質量管理和環境控制，必須充分了解印制電路板制造技術的特性，但印制電路板制造技術是綜合性的技術結晶，它涉及到物理、化學、光學、光化學、高分子、流體力學、化學動力學等諸多方面的基礎知識，如材料的結構、成份和性能：工藝裝備的精度、穩定性、效率、加工質量；工藝方法的可行性；檢測手段的精度與高可靠性及環境中的溫度、濕度、潔凈度等問題。這些問題都會直接和間接地影響到印制電路板的品質。由于涉及到的方面與問題比較多，就很容易產生形形色色的質量缺陷。為確保“預防為主，解決問題為輔”的原則的貫徹執行，必須認真地了解各工序最容易出現及產生的質量問題，快速地采取工藝措施加以排除，確保生產能順利地進行。為此，特收集、匯總和整理有關這方面的材料，編輯這本《印制電路板故障排除手冊》供同行參考。
上傳時間： 2013-11-13
上傳用戶：yiwen213
隨著系統設計復雜性和集成度的大規模提高，電子系統設計師們正在從事100MHZ以上的電路設計，總線的工作頻率也已經達到或者超過50MHZ，有一大部分甚至超過100MHZ。目前約80% 的設計的時鐘頻率超過50MHz，將近50% 以上的設計主頻超過120MHz，有20%甚至超過500M。當系統工作在50MHz時，將產生傳輸線效應和信號的完整性問題；而當系統時鐘達到120MHz時，除非使用高速電路設計知識，否則基于傳統方法設計的PCB將無法工作。因此，高速電路信號質量仿真已經成為電子系統設計師必須采取的設計手段。只有通過高速電路仿真和先進的物理設計軟件，才能實現設計過程的可控性。傳輸線效應基于上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設計帶來以下效應。 · 反射信號Reflected signals · 延時和時序錯誤Delay & Timing errors · 過沖(上沖/下沖)Overshoot/Undershoot · 串擾Induced Noise (or crosstalk) · 電磁輻射EMI radiation
上傳時間： 2013-11-05
上傳用戶：tzrdcaabb
我采用XC4VSX35或XC4VLX25 FPGA來連接DDR2 SODIMM和元件。SODIMM內存條選用MT16HTS51264HY-667(4GB)，分立器件選用8片MT47H512M8。設計目標：當客戶使用內存條時，8片分立器件不焊接；當使用直接貼片分立內存顆粒時，SODIMM內存條不安裝。請問專家：1、在設計中，先用Xilinx MIG工具生成DDR2的Core后，管腳約束文件是否還可更改？若能更改，則必須要滿足什么條件下更改？生成的約束文件中，ADDR，data之間是否能調換？ 2、對DDR2數據、地址和控制線路的匹配要注意些什么？通過兩只100歐的電阻分別連接到1.8V和GND進行匹配 和 通過一只49.9歐的電阻連接到0.9V進行匹配，哪種匹配方式更好？ 3、V4中，PCB LayOut時，DDR2線路阻抗單端為50歐，差分為100歐？Hyperlynx仿真時，那些參數必須要達到那些指標DDR2-667才能正常工作？ 4、 若使用DDR2-667的SODIMM內存條，能否降速使用？比如降速到DDR2-400或更低頻率使用？ 5、板卡上有SODIMM的插座，又有8片內存顆粒，則物理上兩部分是連在一起的，若實際使用時，只安裝內存條或只安裝8片內存顆粒，是否會造成信號完成性的影響？若有影響，如何控制？ 6、SODIMM內存條(max:4GB)能否和8片分立器件(max:4GB)組合同時使用，構成一個(max:8GB)的DDR2單元？若能，則布線阻抗和FPGA的DCI如何控制？地址和控制線的TOP圖應該怎樣？ 7、DDR2和FPGA（VREF pin）的參考電壓0.9V的實際工作電流有多大？工作時候，DDR2芯片是否很燙，一般如何考慮散熱？ 8、由于多層板疊層的問題，可能頂層和中間層的銅箔不一樣后，中間的夾層后度不一樣時，也可能造成阻抗的不同。請教DDR2-667的SODIMM在8層板上的推進疊層？
上傳時間： 2013-10-21
上傳用戶：jjq719719
摘要：本文簡要介紹了Xilinx最新的EDK9.1i和ISE9.1i等工具的設計使用流程，最終在采用65nm工藝級別的Xilinx Virtex-5 開發板ML505 上同時設計實現了支持TCP/IP 協議的10M/100M/1000M 的三態以太網和千兆光以太網的SOPC 系統,并對涉及的關鍵技術進行了說明。關鍵詞：FPGA；EDK；SOPC；嵌入式開發；EMAC；MicroBlaze 本研究采用業界最新的Xilinx 65ns工藝級別的Virtex-5LXT FPGA 高級開發平臺，滿足了對于建造具有更高性能、更高密度、更低功耗和更低成本的可編程片上系統的需求。Virtex-5以太網媒體接入控制器(EMAC)模塊提供了專用的以太網功能，它和10/100/1000Base-T外部物理層芯片或RocketIOGTP收發器、SelectIO技術相結合，能夠分別實現10M/100M/1000M的三態以太網和千兆光以太網的SOPC 系統。
上傳時間： 2013-10-28
上傳用戶：DE2542
當你認為你已經掌握了PCB 走線的特征阻抗Z0，緊接著一份數據手冊告訴你去設計一個特定的差分阻抗。令事情變得更困難的是，它說：“……因為兩根走線之間的耦合可以降低有效阻抗，使用50Ω的設計規則來得到一個大約80Ω的差分阻抗！”這的確讓人感到困惑！這篇文章向你展示什么是差分阻抗。除此之外，還討論了為什么是這樣，并且向你展示如何正確地計算它。 單線：圖1(a)演示了一個典型的單根走線。其特征阻抗是Z0，其上流經的電流為i。沿線任意一點的電壓為V=Z0*i（ 根據歐姆定律）。一般情況，線對：圖1(b)演示了一對走線。線1 具有特征阻抗Z11，與上文中Z0 一致，電流i1。線2具有類似的定義。當我們將線2 向線1 靠近時，線2 上的電流開始以比例常數k 耦合到線1 上。類似地，線1 的電流i1 開始以同樣的比例常數耦合到線2 上。每根走線上任意一點的電壓，還是根據歐姆定律，
標簽： 差分阻抗
上傳時間： 2013-11-10
上傳用戶：KSLYZ
PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setuppadsstacks
上傳時間： 2013-11-17
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