本文完成了對MIPS-CPU的指令集確定，流水線與架構(gòu)設(shè)計(jì)，代碼編寫，并且在x86計(jì)算機(jī)上搭建了稱為gccmips_elf的仿真系統(tǒng)，完成了對MIPS-CPU硬件系統(tǒng)的模擬仿真，最終完成FPGA芯片的下載與實(shí)現(xiàn)。 @@ 本文完成了包含34條指令的MIPS-CPU指令集的制定，完成了整個MIPS-CPU的架構(gòu)設(shè)計(jì)與5級流水線級數(shù)的確定。制定了整個CPU的主控制模塊的狀態(tài)轉(zhuǎn)移圖；根據(jù)MIPS-CPU的指令集的模式，完成了對不同模式下的指令的分析，給出了相應(yīng)的取指，譯碼，產(chǎn)生新的程序存儲器尋址地址，執(zhí)行，數(shù)據(jù)存儲器與寄存器文件回寫的控制信號，完成取指令模塊，譯碼模塊，執(zhí)行模塊，數(shù)據(jù)回寫等模塊代碼的編寫，從而完成了流水線模塊的代碼設(shè)計(jì)。 @@ 重點(diǎn)分析了由于流水線設(shè)計(jì)而引入的競爭與冒險(xiǎn)，分析了在不同流水線階段可能存在的競爭與冒險(xiǎn)，對引起競爭與冒險(xiǎn)的原因進(jìn)行了確定，并通過增加一些電路邏輯來避免競爭與冒險(xiǎn)的發(fā)生，完成了競爭與冒險(xiǎn)檢測電路模塊以及數(shù)據(jù)回寫前饋電路模塊的代碼編寫，從而解決了競爭與冒險(xiǎn)的問題，使設(shè)計(jì)的5級流水線得以暢順實(shí)現(xiàn)。 @@ 完成了MIPS-CPU的仿真系統(tǒng)平臺的搭建，該仿真器用來對應(yīng)用程序進(jìn)行編譯，鏈接與執(zhí)行，生成相應(yīng)匯編語言程序以及向量文件(16進(jìn)制機(jī)器碼)；并且同時產(chǎn)生相關(guān)的Modelsim仿真，及Quartus II下載驗(yàn)證的文件。本設(shè)計(jì)利用該仿真系統(tǒng)來評估設(shè)計(jì)的MIPS-CPU的硬件系統(tǒng)，模擬仿真結(jié)果證明本文設(shè)計(jì)的MIPS-CPU可以實(shí)現(xiàn)正常功能。本論文課題的研究成功對今后從事專用RISC-CPU設(shè)計(jì)的同行提供了有益的參考。 @@ 最終將設(shè)計(jì)的MIPS-CPU下載到ALTERA公司的FPGA-EP1C6Q240芯片，并且借助ALTERA公司提供的Quartus II軟件進(jìn)行了編譯與驗(yàn)證，對設(shè)計(jì)的MIPS-CPU的資源使用，關(guān)鍵路徑上的時序，布線情況進(jìn)行了分析，最終完成各個指標(biāo)的檢查，并且借助Quartus II軟件內(nèi)嵌的Signal Tap軟件進(jìn)行軟硬件聯(lián)合調(diào)試，結(jié)果表明設(shè)計(jì)的MIPS-CPU功能正常，滿足約束，指標(biāo)正確。 @@關(guān)鍵詞 MIPS；流水線；競爭與冒險(xiǎn)；仿真器；FPGA
上傳時間： 2013-07-31
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3D加速引擎是3D圖形加速系統(tǒng)的重要組成部分，以往在軟件平臺上對3D引擎的研究，實(shí)現(xiàn)了復(fù)雜的渲染模型和渲染算法，但這些復(fù)雜算法與模型在FPGA上綜合實(shí)現(xiàn)具有一定難度，針對FPGA的3D加速引擎設(shè)計(jì)及其平臺實(shí)現(xiàn)需要進(jìn)一步研究。 本文在研究3D加速引擎結(jié)構(gòu)的基礎(chǔ)上，實(shí)現(xiàn)了基于FPGA的圖像處理平臺，使用模塊化的思想，利用IP核技術(shù)分析設(shè)計(jì)實(shí)現(xiàn)了3D加速管道及其他模塊，并進(jìn)行了仿真、驗(yàn)證、實(shí)現(xiàn)。 圖像處理平臺選用Virtex-Ⅳ FPGA為核心器件，并搭載了Hynix HY5DU573222F-25、AT91FR40162S、XCF32P VO48及其他組件。 為滿足3D加速引擎的實(shí)現(xiàn)與驗(yàn)證，設(shè)計(jì)搭建的圖像處理平臺還實(shí)現(xiàn)了DDR-SDRAM控制器模塊、VGA輸出模塊、總線控制器模塊、命令解釋模塊、指令寄存器模塊及控制寄存器模塊。 3D加速引擎設(shè)計(jì)包含3D加速渲染管道、視角變換管道、基元讀取、頂點(diǎn)FIFO、基元FIFO、寫內(nèi)存等模塊。針對FPGA的特性，簡化、設(shè)計(jì)、實(shí)現(xiàn)了光照管道、紋理管道、著色管道和Alpha融合管道。 最后使用Modelsim進(jìn)行了仿真測試和圖像處理平臺上的驗(yàn)證，其結(jié)果表明3D加速引擎設(shè)計(jì)的大部分功能得到實(shí)現(xiàn)，結(jié)果令人滿意。
上傳時間： 2013-07-30
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“計(jì)算機(jī)組成原理”是計(jì)算機(jī)專業(yè)的一門核心課程。傳統(tǒng)的計(jì)算機(jī)組成原理實(shí)驗(yàn)是在指令格式、尋址方式、運(yùn)算器、控制器、存儲器等都相對固定的情況下進(jìn)行，學(xué)生主要進(jìn)行功能實(shí)現(xiàn)和驗(yàn)證，缺少自主設(shè)計(jì)和創(chuàng)新過程。 為改變這種狀況，須更新現(xiàn)有的計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)。采用FPGA芯片作為載體，使用EDA開發(fā)工具，用硬件描述語言實(shí)現(xiàn)不同的硬件邏輯，再與硬件的輸入輸出接口線路相連，最終組成一臺可用于組成實(shí)驗(yàn)教學(xué)的完整計(jì)算機(jī)系統(tǒng)。這期間學(xué)生將掌握組成原理實(shí)驗(yàn)系統(tǒng)的各個部件的功能及其相互之間如何協(xié)作。本實(shí)驗(yàn)系統(tǒng)能夠讓學(xué)生完成有關(guān)計(jì)算機(jī)組成原理的部件實(shí)驗(yàn)和整機(jī)實(shí)驗(yàn)：部件實(shí)驗(yàn)包括加法器、乘法器、除法器、算術(shù)邏輯運(yùn)算單元、控制器、存儲器等；整機(jī)實(shí)驗(yàn)可以獨(dú)立實(shí)現(xiàn)各部件的功能描述。該系統(tǒng)能夠幫助學(xué)生鞏固課堂知識并增強(qiáng)設(shè)計(jì)能力。 為實(shí)現(xiàn)上述目的，依據(jù)EDA技術(shù)的開發(fā)流程和方法，建立了一個完整的體系，其中包括控制模塊、內(nèi)存模塊、運(yùn)算器模塊、通用寄存器組及其控制部件、程序計(jì)數(shù)器、地址寄存器、指令寄存器、時序部件、數(shù)據(jù)控制部件、狀態(tài)值控制部件，以及為幫學(xué)生調(diào)試而專門設(shè)計(jì)的輸出觀察部件。在Quartus Ⅱ開發(fā)環(huán)境下，使用Altera公司FPGA芯片，采用VHDL，語言設(shè)計(jì)并實(shí)現(xiàn)了上述模塊。經(jīng)過仿真測試，所實(shí)現(xiàn)的各功能模塊作為獨(dú)立部件時能完成各自功能：而將這些部件組合起來的整機(jī)系統(tǒng)，可以執(zhí)行程序段和進(jìn)行各種運(yùn)算處理，達(dá)到了設(shè)計(jì)要求。
標(biāo)簽： FPGA 計(jì)算機(jī)組成原理 實(shí)驗(yàn)系統(tǒng)
上傳時間： 2013-06-01
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隨著以太網(wǎng)技術(shù)的不斷發(fā)展，網(wǎng)絡(luò)的傳輸速度已經(jīng)由最初的10M發(fā)展到現(xiàn)在的10,000M。用可編程邏輯器件(FPGA)實(shí)現(xiàn)以太網(wǎng)控制器與其它SOC系統(tǒng)的互連成為當(dāng)前的研究熱點(diǎn)。本文闡述了MAC層的FPGA設(shè)計(jì)、仿真及測試；介紹了整個系統(tǒng)的內(nèi)部結(jié)構(gòu)、模塊劃分，并對各個模塊的設(shè)計(jì)過程進(jìn)行了詳細(xì)闡述，接著介紹了開發(fā)環(huán)境和驗(yàn)證工具，同時給出測試方案、驗(yàn)證數(shù)據(jù)、實(shí)現(xiàn)結(jié)果及時序仿真波形圖。 對MAC層的主要功能模塊如:發(fā)送模塊、接收模塊、MAC流程控制模塊、寄存器模塊、MⅡ接口模塊和主機(jī)接口模塊以及CRC，CSMA/CD，HASH表等算法給出了基于FPGA及硬件描述語言的解決方法。 本課題針對以下三個方面進(jìn)行了研究并取得一定的成果: 1)FPGA開發(fā)平臺的硬件實(shí)現(xiàn)。選用Xilinx公司的XC3S1000-FT256-4-C和ATMEL公司的ARM9200作為測試的核心器件，采用LXT971芯片作為物理層芯片，AT91RM9200作為數(shù)據(jù)輸入源和雙blockram作為幀緩存搭建FPGA硬件驗(yàn)證開發(fā)平臺。 2)基于FPGA實(shí)現(xiàn)以太網(wǎng)控制器。用VerilogHDL語言構(gòu)建以太網(wǎng)控制器，實(shí)現(xiàn)CSMA/CD協(xié)議、10M/100M自適應(yīng)以及與物理層MⅡ接口等。 3)采用片上系統(tǒng)通用的WS接口。目的是便于與具有通用接口的片上系統(tǒng)互連，也為構(gòu)建SOC上處理器提供條件。 本論文實(shí)現(xiàn)了一個基于WS總線接口可裁減的以太網(wǎng)MAC控制器IP軟核，為設(shè)計(jì)具有自主知識產(chǎn)權(quán)的以太網(wǎng)MAC控制器積累了經(jīng)驗(yàn)。同時，為與其它WS接口的控制器實(shí)現(xiàn)直接互連創(chuàng)造了條件，對高層次設(shè)計(jì)這一先進(jìn)ASIC設(shè)計(jì)方法也有了較為深入的認(rèn)識。
標(biāo)簽： 10M100M FPGA 以太網(wǎng)控制器
上傳時間： 2013-07-17
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隨著信息技術(shù)和電子技術(shù)的進(jìn)步和日益成熟，計(jì)算機(jī)數(shù)據(jù)采集技術(shù)得到了廣泛應(yīng)用。由于ISA數(shù)據(jù)采集卡的固有缺陷，PCI接口的數(shù)據(jù)采集卡將逐漸取代ISA數(shù)據(jù)采集卡，成為數(shù)據(jù)采集的主流。為了簡化PCI數(shù)據(jù)采集卡結(jié)構(gòu)，提高數(shù)據(jù)采集可靠性，本文研究并開發(fā)了一種基于FPGA的PCI結(jié)構(gòu)的數(shù)據(jù)采集卡系統(tǒng)。 論文對PCI對目標(biāo)設(shè)備數(shù)據(jù)采集卡實(shí)現(xiàn)的原理和方法進(jìn)行了深入研究，設(shè)計(jì)了基于FPGA的PCI數(shù)據(jù)采集卡的硬件電路，通過在FPGA中嵌入了PCI目標(biāo)設(shè)備的IP核與用戶邏輯部分，構(gòu)成了SOPC系統(tǒng)。使用Verilog硬件描述語言設(shè)計(jì)并實(shí)現(xiàn)了FPGA內(nèi)部采集數(shù)據(jù)管理、數(shù)據(jù)管理寄存器和FIFO數(shù)據(jù)緩沖隊(duì)列等模塊電路。利用ModelSim對PCI系統(tǒng)進(jìn)行了仿真。完成了系統(tǒng)硬件電路PCB板的設(shè)計(jì)，最終制作了PCI數(shù)據(jù)采集卡。 論文針對PCI結(jié)構(gòu)的數(shù)據(jù)采集卡系統(tǒng)軟件需求，研究了WDM設(shè)備驅(qū)動軟件、Windows環(huán)境的簡易虛擬示波器以及簡易虛擬邏輯儀實(shí)現(xiàn)原理和方法。利用DriverStudio+Windows DDK for XP+VC6的軟件平臺，開發(fā)了WDM設(shè)備驅(qū)動程序。實(shí)現(xiàn)了Windows環(huán)境的簡易虛擬示波器，和簡易虛擬邏輯儀。系統(tǒng)測試結(jié)果表明該系統(tǒng)設(shè)計(jì)正確，系統(tǒng)運(yùn)行穩(wěn)定，功能和指標(biāo)達(dá)到了設(shè)計(jì)要求。
標(biāo)簽： FPGA PCI 數(shù)據(jù)采集卡
上傳時間： 2013-07-27
上傳用戶：yzy6007
可配置端口電路是FPGA芯片與外圍電路連接關(guān)鍵的樞紐，它有諸多功能：芯片與芯片在數(shù)據(jù)上的傳遞(包括對輸入信號的采集和輸出信號輸出)，電壓之間的轉(zhuǎn)換，對外圍芯片的驅(qū)動，完成對芯片的測試功能以及對芯片電路保護(hù)等。 本文采用了自頂向下和自下向上的設(shè)計(jì)方法，依據(jù)可配置端口電路能實(shí)現(xiàn)的功能和工作原理，運(yùn)用Cadence的設(shè)計(jì)軟件，結(jié)合華潤上華0.5μm的工藝庫，設(shè)計(jì)了一款性能、時序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個方面的內(nèi)容： 1.基于端口電路信號寄存器的采集和輸出方式，本論文設(shè)計(jì)的端口電路可以通過配置將它設(shè)置成單沿或者雙沿的觸發(fā)方式[7]，并完成了Verilog XL和Hspiee的功能和時序仿真，且建立時間小于5ns和保持時間在0ns左右。和xilinx4006e[8]相比較滿足設(shè)計(jì)的要求。 2.基于TAP Controller的工作原理及它對16種狀態(tài)機(jī)轉(zhuǎn)換的控制，對16種狀態(tài)機(jī)的轉(zhuǎn)換完成了行為級描述和實(shí)現(xiàn)了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對觸發(fā)器級聯(lián)的構(gòu)架這一特點(diǎn)，設(shè)計(jì)了一款邊界掃描電路，并運(yùn)用Verilog XL和Hspiee對它進(jìn)行了功能和時序的仿真。達(dá)到對芯片電路測試設(shè)計(jì)的要求。 4.對于端口電路來講，有時需要將從CLB中的輸出數(shù)據(jù)實(shí)現(xiàn)異或、同或、與以及或的功能，為此本文采用二次函數(shù)輸出的電路結(jié)構(gòu)來實(shí)現(xiàn)以上的功能，并運(yùn)用Verilog XL和Hspiee對它進(jìn)行了功能和時序的仿真。滿足設(shè)計(jì)要求。 5.對于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據(jù)設(shè)置不同的上、下MOS管尺寸來調(diào)整電路的中點(diǎn)電壓，將端口電路設(shè)計(jì)成3.3V和5V兼容的電路，通過仿真性能上已完全達(dá)到這一要求。此外，在輸入端口處加上擴(kuò)散電阻R和電容C組成噪聲濾波電路，這個電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時不影響電路正常工作的范圍內(nèi)，具有三態(tài)控制和驅(qū)動大負(fù)載的功能。通過對管子尺寸的大小設(shè)置和驅(qū)動大小的仿真表明：在實(shí)現(xiàn)TTL高電平輸出時，最大的驅(qū)動電流達(dá)到170mA，而對應(yīng)的xilinx4006e的TTL高電平最大驅(qū)動電流為140mA[8]；同樣，在實(shí)現(xiàn)CMOS高電平最大驅(qū)動電流達(dá)到200mA,而xilinx4006e的CMOS驅(qū)動電流達(dá)到170[8]mA。 7.與xilinx4006e端口電路相比，在延時和面積以及功耗略大的情況下，本論文研究設(shè)計(jì)的端口電路增加了雙沿觸發(fā)、將輸出數(shù)據(jù)實(shí)現(xiàn)二次函數(shù)的輸出方式、通過添加譯碼器將配置端口的數(shù)目減少的新的功能，且驅(qū)動能力更加強(qiáng)大。
上傳時間： 2013-07-20
上傳用戶：頂?shù)弥?/p>
FPGA(Field Programmable Gate Arrays)是目前廣泛使用的一種可編程器件，F(xiàn)PGA的出現(xiàn)使得ASIC(Application Specific Integrated Circuits)產(chǎn)品的上市周期大大縮短，并且節(jié)省了大量的開發(fā)成本。目前FPGA的功能越來越強(qiáng)大，滿足了目前集成電路發(fā)展的新需求，但是其結(jié)構(gòu)同益復(fù)雜，規(guī)模也越來越大，內(nèi)部資源的種類也R益豐富，但同時也給測試帶來了困難，F(xiàn)PGA的發(fā)展對測試的要求越來越高，對FPGA測試的研究也就顯得異常重要。 本文的主要工作是提出一種開關(guān)盒布線資源的可測性設(shè)計(jì)，通過在FPGA內(nèi)部加入一條移位寄存器鏈對開關(guān)盒進(jìn)行配置編程，使得開關(guān)盒布線資源測試時間和測試成本減少了99％以上，而且所增加的芯片面積僅僅在5％左右，增加的邏輯資源對FPGA芯片的使用不會造成任何影響，這種方案采用了小規(guī)模電路進(jìn)行了驗(yàn)證，取得了很好的結(jié)果，是一種可行的測試方案。 本文的另一工作是采用一種FPGA邏輯資源的測試算法對自主研發(fā)的FPGA芯片F(xiàn)DP250K的邏輯資源進(jìn)行了嚴(yán)格、充分的測試，從FPGA最小的邏輯單元LC開始，首先得到一個LC的測試配置，再結(jié)合SLICE內(nèi)部兩個LC的連接關(guān)系得到一個SLICE邏輯單元的4種測試配置，并且采用陣列化的測試方案，同時測試芯片內(nèi)部所有的邏輯單元，使得FPGA內(nèi)部的邏輯資源得完全充分的測試，測試的故障覆蓋率可達(dá)100％，測試配置由配套編程工具產(chǎn)生，測試取得了完滿的結(jié)果。
上傳時間： 2013-06-11
上傳用戶：唐僧他不信佛
USB(UniversalSerialBus，通用串行總線)是當(dāng)今消費(fèi)電子產(chǎn)品和儀器設(shè)備中應(yīng)用最廣的接口協(xié)議之一，然而目前國內(nèi)的USB芯片只有極少數(shù)幾款，產(chǎn)品研究善處于起步階段，絕大部分產(chǎn)品主要由國外的IC設(shè)計(jì)芯片廠商如Cypress、NEC等一些國際著名公司提供。因而，如果能夠自主開發(fā)設(shè)計(jì)USB芯片以替代國外同類產(chǎn)品，將會有很好的市場前景和利潤空間。 本論文課題是針對基于FPGA(FieldProgrammableGateArray，現(xiàn)場可編程門陣列器件)的數(shù)字電子產(chǎn)品應(yīng)用設(shè)計(jì)一種實(shí)際可復(fù)用的USB接口引擎軟核。該軟核主要是用于處理USB標(biāo)準(zhǔn)協(xié)議包的通信處理，通過外接MCU(MultipointControlUnit，微控制器)就可以實(shí)現(xiàn)完整的USB接口通訊功能。它的功能相當(dāng)于一些USB引擎的專用芯片如：Philips的PDIUSBD12等，其優(yōu)點(diǎn)是結(jié)構(gòu)簡單、靈活性高、復(fù)用設(shè)計(jì)方便。 功能仿真和綜合測試結(jié)果顯示本論文所設(shè)計(jì)的接口引擎軟核符合設(shè)計(jì)要求，并且軟核的性能和市場上同類產(chǎn)品基本一致。本論文的創(chuàng)新之處在于：1、從可配置性角度出發(fā)設(shè)計(jì)了低速、全速、高速三種可選模式；2、支持最多31個可配置端點(diǎn)；3、采用了可綜合、可移植的RTL(RegisterTransferLevel，寄存器傳輸級)代碼設(shè)計(jì)規(guī)則，同時也開發(fā)了可綜合的驗(yàn)證測試代碼；4、完全由硬件實(shí)現(xiàn)USB通信功能。
上傳時間： 2013-07-18
上傳用戶：JasonC
本文的主要研究內(nèi)容是利用FPGA平臺實(shí)現(xiàn)以太網(wǎng)絡(luò)接口。 首先，對論文的大致內(nèi)容和組織結(jié)構(gòu)做了簡要介紹，并且比較分析了目前比較流行的網(wǎng)絡(luò)接口實(shí)現(xiàn)的三種方法，并以此為基礎(chǔ)提出了本文中重點(diǎn)介紹的基于FPGA 的網(wǎng)絡(luò)接口實(shí)現(xiàn)方法。 其次，介紹采用以FPGA 做為主控芯片控制8019AS 網(wǎng)絡(luò)控制芯片來實(shí)現(xiàn)從網(wǎng)絡(luò)上接收數(shù)據(jù)幀的功能。FPGA 需要在上電時完成對于8019AS的初始化設(shè)置。在接收和發(fā)送數(shù)據(jù)報(bào)文時，對相應(yīng)的寄存器進(jìn)行控制和操作以完成網(wǎng)絡(luò)數(shù)據(jù)幀的接收。對FPGA 與8019AS 之間的接口實(shí)現(xiàn)進(jìn)行了詳細(xì)的描述。 最后，介紹了在FPGA 內(nèi)部對于接收到的網(wǎng)絡(luò)數(shù)據(jù)幀進(jìn)行TCP/IP協(xié)議分析的具體過程和實(shí)現(xiàn)方法。分別詳細(xì)介紹了接收模塊、發(fā)送模塊以及其中子模塊具體功能和實(shí)現(xiàn)方法。說明了模塊之間相互觸發(fā)的具體關(guān)系?，F(xiàn)有的網(wǎng)絡(luò)接口一般是采用MCU 或者ARM 等專用控制芯片來實(shí)現(xiàn)的，而此次課題以FPGA 作為主控芯片來實(shí)現(xiàn)網(wǎng)絡(luò)接口以及部分TCP/IP 協(xié)議分析是一個創(chuàng)意。而且由于FPGA 多管腳可以靈活配置，也使得系統(tǒng)的可擴(kuò)展性有了很大的提高。
標(biāo)簽： FPGA 以太網(wǎng)絡(luò) 接口的設(shè)計(jì)
上傳時間： 2013-06-09
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可編程邏輯器件FPGA(現(xiàn)場可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)越來越多的應(yīng)用于數(shù)字信號處理領(lǐng)域，與傳統(tǒng)的ASIC(專用集成電路)和DSP(數(shù)字信號處理器)相比，基于FPGA和CPLD實(shí)現(xiàn)的數(shù)字信號處理系統(tǒng)具有更高的實(shí)時性和可嵌入性，能夠方便地實(shí)現(xiàn)系統(tǒng)的集成與功能擴(kuò)展。 FFT的硬件結(jié)構(gòu)主要包括蝶形處理器、存儲單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內(nèi)引入流水線結(jié)構(gòu)，提高了FFT的運(yùn)算速度。同時，流水線寄存器能夠寄存蝶形運(yùn)算中的公共項(xiàng)，這樣在設(shè)計(jì)蝶形處理器時只用到了一個乘法器和兩個加法器，降低了硬件電路的復(fù)雜度。 為了進(jìn)一步提高FFT的運(yùn)算速度，本文在深入研究各種乘法器算法的基礎(chǔ)上，為蝶形處理器設(shè)計(jì)了一個并行乘法器。在實(shí)現(xiàn)該乘法器時，本文采用改進(jìn)的布斯算法，用以減少部分積的個數(shù)。同時，使用華萊士樹結(jié)構(gòu)和4-2壓縮器對部分積并行相加。 本文以32點(diǎn)復(fù)數(shù)FFT為例進(jìn)行設(shè)計(jì)與邏輯綜合。通過設(shè)計(jì)相應(yīng)的存儲單元，地址生成單元和控制單元完成FFT電路。電路的仿真結(jié)果與軟件計(jì)算結(jié)果相符，證明了本文所提出的算法的正確性。 另外，本文還對設(shè)計(jì)結(jié)果提出了進(jìn)一步的改進(jìn)方案，在乘法器內(nèi)加入一級流水線寄存器，使FFT的速度能夠提高到當(dāng)前速度的兩倍，這在實(shí)時性要求較高的場合具有極高的實(shí)用價(jià)值。
上傳時間： 2013-07-18
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