建立在數據率轉換技術之上的寬帶數字偵察接收機要求能夠實現高截獲概率、高靈敏度、近乎實時的信號處理能力。雙信號數據率轉換技術是寬帶數字偵察接收機關鍵技術之一，是解決寬帶數字接收機中前端高速ADC采樣的高速數據流與后端DSP處理速度之間瓶頸問題的可行方案。測頻技術以及帶通濾波，即寬帶數字下變頻技術，是實現數據率轉換系統的關鍵技術。本文首先介紹了寬帶數字偵察接收關鍵技術之一的數據率轉換技術，著重研究了快速、高精度雙信號測頻算法以及實驗系統硬件實現。論文主要工作如下： (1)分析了現代電子偵察環境下的信號特征，指出寬帶數字接收機必須滿足寬監視帶寬、流水作業以及近實時的響應時間。給出了一種頻率引導式的數字接收機方案，簡要介紹這種接收機的關鍵技術——快速、高精度頻率估計以及高效的數據率轉換。 (2)介紹了FFT技術在測頻算法中的應用，比較了FFT專用芯片及其優點和缺點，指出為了滿足實時處理要求，必須選用FPGA設計FFT模塊。 (3)在分析常規的插值算法基礎上，提出了一種單信號的快速插值頻率估計方法，只需三個FFT變換系數的實部構造頻率修正項，計算量低。該方法具有精度高、測頻速率快的特點。 (4)基于DFT理論和自相關理論，提出了結合FFT和自相關的雙信號頻率估計算法。該方法先用DFT估計其中一個信號的頻率和幅度，以此頻率對信號解調并對消該頻率成分，最后利用自相關理論估計出另一個信號的頻率。 (5)基于DFT理論和FFT技術，研究了信號平方與FFT結合的雙信號頻率估計算法。根據信號中兩頻率分量的幅度比，只需一次一維平方信號譜峰搜索，就可以得到雙信號的和頻與差頻分量的估計值，并利用插值技術提高測頻精度。該算法能夠精確地估計頻率間隔小的雙信號頻率，且容易地擴展到復信號，FPGA硬件實現容易。 (6)基于現代譜分析理論，研究了基于AR(2)模型的雙信號頻率估計算法。方法在利用AR(2)模型系數估計雙正弦信號頻率之和的同時，利用FFT快速測頻算法估計其中強信號分量的頻率值。算法仿真驗證和性能分析表明了提出的算法能快速高精度地估計雙信號頻率。 (7)給出了基于頻譜重心算法的雷達雙信號頻率估計的FPGA硬件實現架構，并進行了時序仿真。 (8)討論了雙信號帶寬匹配接收系統的硬件設計方案，給出了快速測頻及帶寬估計模塊設計。
上傳時間： 2013-06-02
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本項目完成的是中國地面數字電視融合方案發端系統的FPGA設計與實現。采用Stratix系列的EP1S80F1020C5FPGA為基礎構建了主硬件處理平臺。系統中能量擴散、LDPC編碼、符號交織、星座映射、同步PN頭插入、3780點IFFTOFDM調制以及信號成形4倍插值滾降濾波器等都是基于FPGA硬件設計實現的。本文首先介紹了數字電視的發展現狀，融合方案發端系統的整體結構以及FPGA設計的相關知識。第三章重點、詳細地介紹了基于FPGA的融合方案發端系統除LDPC編碼部分的各個模塊的具體實現，并對級連后的整個系統的性能進行了仿真、分析和驗證。第四章簡要介紹了與融合方案發端系統結構類似的一個窄帶LDPC解碼-誤碼測試實驗平臺發端的FPGA設計，并對該測試平臺的性能進行了分析驗證。我在項目中完成的工作主要有： 1.閱讀相關文獻資料，了解中國地面數字電視融合方案的整體結構和原理。 2.制定了整個發端系統FPGA實現的框架以及各模塊的接口定義。 3.完成了3780點IFFTOFDM的FPGA設計和驗證。 4.完成了4倍插值169階滾降濾波器的算法改進和FPGA設計與驗證。 5.完成了整個融合方案系統的功能仿真、分析和驗證。 6.完成了窄帶LDPC解碼-誤碼測試實驗平臺發端的FPGA設計以及仿真、驗證。
上傳時間： 2013-07-05
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現代雷達系統廣泛采用脈沖壓縮技術，用以解決作用距離與分辨能力之間的矛盾。脈沖壓縮是指雷達通過發射寬脈沖，保證足夠的最大作用距離，而接收時，采用相應的脈沖壓縮法獲得窄脈沖以提高距離分辨率的過程。同時，數字信號處理技術的迅猛發展和廣泛應用，為雷達脈沖壓縮處理的數字化實現提供了可能。 本文主要研究雷達多波形頻域數字脈沖壓縮系統的硬件系統實現。在匹配濾波理論的指導下，成功研制了基于FPGAEP1K100QC208-1和4片高性能ADSP21160M的多波形頻域數字脈沖壓縮系統。該系統可處理時寬在42μs以內、帶寬在5MHz以下的線性調頻信號(LFM)，非線性調頻信號(NLFM)和Taylor四相碼信號，且技術指標完全滿足實用系統的設計要求。 本文完成的主要工作和創新之處有：(1)基于雙通道模數轉換器AD10242設計高精度數據采集電路，為整個脈壓系統的工作提供必要的條件。完成了前端模擬信號輸入電路的優化和差分輸入時鐘的產生，以實現高精度采樣。 (2)根據協議和脈壓系統的工作要求，以基于FPGAEP1K100QC208完成系統控制，使整個脈壓系統正確穩定地工作。同時以該FPGA生成雙口RAM，實現數據暫存，以匹配采樣速率和脈壓系統頻率。 (3)設計基于4片高性能ADSP21160M的緊耦合并行處理系統，以完成多波形頻域數字脈沖壓縮的全部運算工作。4片DSP共享外部總線，且各DSP以鏈路口互連，進行數據通信。各DSP還使用一個鏈路口連接到接口板DSP，將脈壓結果送出。 (4)以一片ADSP21160M和一片EP1K100QC208為核心，設計輸出板電路，完成數據對齊、求模和數據向下一級的輸出，并產生模擬輸出。 (5)調試并改進處理板和輸出板。
上傳時間： 2013-06-11
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離散余弦變換(DCT)及其反變換(IDCT)在圖像編解碼方面應用十分廣泛，至今已被JPEG、MPEG-1、MPEG-2、MPEG-4和H.26x等國際標準所采用。由于其計算量較大，軟件實現往往難以滿足實時處理的要求，因而在很多實際應用中需要采用硬件設計的DCT/IDCT處理電路來滿足我們對處理速度的要求。本文所研究的內容就是針對圖像處理應用的8×8二維DCT/IDCT處理核的硬件實現。 本文首先介紹了DCT和IDCT在圖像處理中的作用和原理，詳細說明了DCT變換實現圖像壓縮的過程，并與其它變換比較說明了用DCT變換實現圖像壓縮的優勢。接著，分析研究了DCT的各種快速算法，總結了前人對DCT快速算法及其實現所做的研究。本文給出了兩種性能、資源上有一定差異的二維DCT/IDCT的FPGA設計方案。兩種方案均利用DCT的行列分離特性，采用流水線設計技術，將二維DCT/IDCT實現轉化為兩個一維DCT/IDCT實現。在一維DCT/IDCT設計中，根據圖像處理的特點對Loeffler算法的數據流進行了優化，通過合理安排時鐘周期數和簡化各周期內的操作，大大縮短了關鍵路徑的執行時間，從而提高了流水線的執行速度。最后，對所設計的DCT/IDCT處理核進行了綜合和時序仿真。 結果表明，當使用Altera公司的MERCURY系列FPGA器件時，本文設計的方案一能夠在116M時鐘頻率下正確完成8×8的二維DCT或IDCT的邏輯運算，消耗2827個邏輯單元；方案二能夠在74M時鐘頻率下正常工作，消耗1629個邏輯單元。
上傳時間： 2013-07-14
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本課題完成了基于FPGA的數據采集器以及IIC總線的模數轉換器部分、通訊部分的電路設計。其中FPGA采用Xilinx公司Spartan-Ⅱ系列的XC2S100芯片，在芯片中嵌入32位軟處理器MicroBlaze;ⅡC總線的模數轉換采用Microchip公司的MCP3221芯片，通訊部分則在FPGA片內用VHDL語言實現。通過上述設計實現了“準單片化”的模擬量和數字量的數據采集和處理。 所設計的數據采集器可以和結構類似的上位機通訊，本課題完成了在上位機中用VHDL語言實現的通信電路模塊。通過上述兩部分工作，將微處理器、數據存儲器、程序存儲器等數字邏輯電路均集成在同一個FPGA內部，形成一個可編程的片上系統。FPGA片外僅為模擬器件和開關量驅動芯片。FPGA內部的硬件電路采用VHDL語言編寫；MCU軟核工作所需要的程序采用C語言編寫。多臺數據采集器與服務器構成數據采集系統。服務器端軟件用VB開發，既可以將實時采集的數據以數字方式顯示，也可以用更加直觀的曲線方式顯示。 由于數據采集器是所有自控類系統所必需的電路模塊，所以一個通用的片上系統設計可以解決各類系統的應用問題，達到“設計復用”(DesignReuse)的目的。采用基于FPGA的SOPC設計的更加突出的優點是不必更換芯片就可以實現設計的改進和升級，同時也可以降低成本和提高可靠性。
上傳時間： 2013-07-12
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隨著ASIC設計規模的增長，功能驗證已成為整個開發周期的瓶頸。傳統的基于軟件模擬和硬件仿真的邏輯驗證方法已難以滿足應用的要求，基于FPGA組的原型驗證方法能有效縮短系統的開發周期，可提供更快更全面的驗證。由于FPGA芯片容量的增加跟不上ASIC設計規模的增長，單芯片已無法容納整個設計，所以常常需要對設計進行邏輯分割，將子邏輯塊映射到FPGA陣列中。 本文對邏輯驗證系統的可配置互連結構和ASIC邏輯分割算法進行了深入的研究，提出了FPGA陣列的非對稱可配置互連結構。與現有的對稱互連結構相比，該結構能提供更多的互連通道，可實現對I/O數量、電平類型和互連路徑的靈活配置。 本文對邏輯分割算法進行了較深入的研究。針對現有的兩類分割算法存在的不足，提出并實現了基于設計模塊的邏輯分割算法，該算法有三個重要特征：1)基于設計代碼；2)以模塊作為邏輯分割的最小單位；3)使用模塊資源信息指導邏輯分割過程，避免了設計分割過程的盲目性，簡化了邏輯分割過程。 本文還對并行邏輯分割方法進行了研究，提出了兩種基于不同任務分配策略的并行分割算法，并對其進行了模擬和性能分析；驗證了采用并行方案對ASIC邏輯進行分割和映射的可行性。 最后基于改進的芯片互連結構，使用原型系統驗證方法對某一大規模ASIC設計進行了邏輯分割和功能驗證。實驗結果表明，使用改進后的FPGA陣列互連結構可以更方便和快捷地實現ASIC設計的分割和驗證，不但能顯著提高芯片間互連路徑的利用率，而且能給邏輯分割乃至整個驗證過程提供更好的支持，滿足現在和將來大規模ASIC邏輯驗證的需求。
上傳時間： 2013-06-12
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本文研究了在復雜背景下紅外圖像的背景和噪聲抑制算法，并且完成了硬件實現，主要包括以下內容： 1.通過對實際紅外圖像的背景和噪聲特性的研究分析，設計改進了一種基于加權廣義次序統計濾波器的背景抑制的算法。紅外圖像的噪聲通常為脈沖噪聲，具有高頻特性；而紅外圖像的背景變換比較緩慢，其頻譜成分多集中在低頻區域，所以本文在對圖像特性分析的基礎上，設計改進了基于加權廣義次序統計濾波器的背景抑制的算法。在對采集的起伏背景紅外圖像進行背景抑制后，用全局門限可以有效的分割出目標信息，輸出包含目標信息的二值化圖像，為后續處理提供數據。但是出于更復雜背景條件下算法有效性的目的，深入討論了局部自適應門限分割算法的設計。 2.在實時信號處理系統中，底層的圖像預處理算法目前難以用軟件實現；但是其運算結構相對比較簡單，適于用FPGA進行硬件實現。本文對算法的FPGA設計作了較為深入地研究，同時介紹了算法的VHDL實現，利用模塊化的優點對算法分模塊設計，對各個模塊的實現作了詳細介紹。 3.完成了紅外成像制導系統的預處理部分硬件電路設計，對FPGA中預處理算法的處理結果進行了驗證。通過算法在硬件上的實現，證明了算法的有效性。
上傳時間： 2013-07-02
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卷積編碼是深空通信系統和無線通信系統中常用的一種編碼方式。Viterbi碼算法是卷積碼的一種最大似然譯碼算法，它按照最大似然譯碼準則，在網格圖上找出一條最大似然路徑來得到譯碼結果。本設計的主要內容是3比特軟判決Viterbi譯碼器的FPGA實現，設計是采用硬件VHDL語言來完成，并在ModelSim和Quartus Ⅱ軟件環境下進行編譯和仿真。在論文中介紹了Viterbi譯碼器的各模塊的各種算法，并著重介紹了本設計所采用的具體方法，通過仿真和測試，驗證了設計的正確性。最后，介紹了Viterbi譯碼器在未來通信中的發展和應用。
上傳時間： 2013-07-02
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可編程邏輯器件FPGA(現場可編程門陣列)和CPLD(復雜可編程邏輯器件)越來越多的應用于數字信號處理領域，與傳統的ASIC(專用集成電路)和DSP(數字信號處理器)相比，基于FPGA和CPLD實現的數字信號處理系統具有更高的實時性和可嵌入性，能夠方便地實現系統的集成與功能擴展。 FFT的硬件結構主要包括蝶形處理器、存儲單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內引入流水線結構，提高了FFT的運算速度。同時，流水線寄存器能夠寄存蝶形運算中的公共項，這樣在設計蝶形處理器時只用到了一個乘法器和兩個加法器，降低了硬件電路的復雜度。 為了進一步提高FFT的運算速度，本文在深入研究各種乘法器算法的基礎上，為蝶形處理器設計了一個并行乘法器。在實現該乘法器時，本文采用改進的布斯算法，用以減少部分積的個數。同時，使用華萊士樹結構和4-2壓縮器對部分積并行相加。 本文以32點復數FFT為例進行設計與邏輯綜合。通過設計相應的存儲單元，地址生成單元和控制單元完成FFT電路。電路的仿真結果與軟件計算結果相符，證明了本文所提出的算法的正確性。 另外，本文還對設計結果提出了進一步的改進方案，在乘法器內加入一級流水線寄存器，使FFT的速度能夠提高到當前速度的兩倍，這在實時性要求較高的場合具有極高的實用價值。
上傳時間： 2013-07-18
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甚短距離傳輸(VSR)是一種用于短距離(約300 m～600m)內進行數據傳輸的光傳輸技術.它主要應用于網絡中的交換機、核心路由器(CR)、光交叉連接設備(OXC)、分插復用器(ADM)和波分復用(WDM)終端等不同層次設備之間的互連,具有構建方便、性能穩定和成本低等優點,是光通信技術發展的一個全新領域,逐漸成為國際通用的標準技術,成為全光網的一個重要組成部分. 本文深入研究了VSR并行光傳輸系統,完成了VSR技術的核心部分--轉換器子系統的設計與實現,使用現場可編程陣列FPGA(Field Programmable GateArray)來完成轉換器電路的設計和功能實現.深入研究現有VSR4-1.0和VSR4-3.0兩種并行傳輸標準,在其技術原理的基礎上,提出新的VSR并行方案,提高了多模光纖帶的信道利用率,充分利用系統總吞吐量大的優勢,為將來向更高速率升級提供了依據.根據萬兆以太網的技術特點和傳輸要求,提出并設計了用VSR技術實現局域和廣域萬兆以太網在較短距離上的高速互連的系統方案,成功地將VSR技術移植到萬兆以太網上,實現低成本、構建方便和性能穩定的高速短距離傳輸. 本文所有的設計均在Altera Stratix GX系列FPGA的EP1SGX25F1020C7上實現,采用Altera的Quartus Ⅱ開發工具和 Verilog HDL硬件描述語言完成了VSR4-1.0轉換器集成電路和萬兆以太網的SERDES的設計和仿真,并給出了各模塊的電路結構和仿真結果.仿真的結果表明,所有的設計均能正確的實現各自的功能,完全能夠滿足10Gb/s高速并行傳輸系統的要求.
上傳時間： 2013-07-14
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