硬件設(shè)計
標(biāo)簽： 硬件設(shè)計 濾波電路 軟件濾波 算法
上傳時間： 2014-12-23
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硬件
標(biāo)簽： 硬件設(shè)計
上傳時間： 2013-12-25
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華為硬件工程師培訓(xùn)資料，單片機，嵌入式。
上傳時間： 2013-10-26
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看看華為硬件工程師怎么調(diào)電路
上傳時間： 2013-10-08
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硬件工程師手冊
上傳時間： 2014-12-23
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為了縮短加法電路運行時間，提高FPGA運行效率，利用選擇進位算法和差額分組算法用硬件電路實現(xiàn)32位加法器，差額分組中的加法單元是利用一種改進的超前進位算法實現(xiàn)，選擇進位算法可使不同的分組單元并行運算，利用低位的運算結(jié)果選擇高位的進位為1或者進位為零的運算結(jié)果，節(jié)省了進位選擇等待的時間，最后利用XILINX進行時序仿真，在FPGA上進行驗證，可穩(wěn)定運行在高達(dá)50兆的頻率，理論分析與計算機仿真表明該算法切實可行、有效并且易于實現(xiàn)。
標(biāo)簽： 進位 加法器 硬件 電路實現(xiàn)
上傳時間： 2013-12-19
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臺灣硬件工程師15年layout資料
上傳時間： 2013-10-10
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MP3播放器硬件電路設(shè)計實例
標(biāo)簽： MP3 設(shè)計實例 播放器 硬件電路設(shè)計
上傳時間： 2013-11-25
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中興通訊硬件一部巨作－信號完整性 近年來，通訊技術(shù)、計算機技術(shù)的發(fā)展越來越快，高速數(shù)字電路在設(shè)計中的運用越來 越多，數(shù)字接入設(shè)備的交換能力已從百兆、千兆發(fā)展到幾十千兆。高速數(shù)字電路設(shè)計對信 號完整性技術(shù)的需求越來越迫切。 在中、 大規(guī)模電子系統(tǒng)的設(shè)計中， 系統(tǒng)地綜合運用信號完整性技術(shù)可以帶來很多好處， 如縮短研發(fā)周期、降低產(chǎn)品成本、降低研發(fā)成本、提高產(chǎn)品性能、提高產(chǎn)品可靠性。 數(shù)字電路在具有邏輯電路功能的同時，也具有豐富的模擬特性，電路設(shè)計工程師需要 通過精確測定、或估算各種噪聲的幅度及其時域變化，將電路抗干擾能力精確分配給各種 噪聲，經(jīng)過精心設(shè)計和權(quán)衡，控制總噪聲不超過電路的抗干擾能力，保證產(chǎn)品性能的可靠 實現(xiàn)。 為了滿足中興上研一所的科研需要， 我們在去年和今年關(guān)于信號完整性技術(shù)合作的基 礎(chǔ)上，克服時間緊、任務(wù)重的困難，編寫了這份硬件設(shè)計培訓(xùn)系列教材的“信號完整性” 部分。由于我們的經(jīng)驗和知識所限，這部分教材肯定有不完善之處，歡迎廣大讀者和專家 批評指正。 本教材的對象是所內(nèi)硬件設(shè)計工程師， 針對我所的實際情況， 選編了第一章——導(dǎo)論、 第二章——數(shù)字電路工作原理、第三章——傳輸線理論、第四章——直流供電系統(tǒng)設(shè)計， 相信會給大家?guī)硪嫣帯Ｍ瑫r，也希望通過我們的不懈努力能消除大家在信號完整性方面 的煩腦。 在編寫本教材的過程中，得到了沙國海、張亞東、沈煜、何廣敏、鐘建兔、劉輝、曹 俊等的指導(dǎo)和幫助，尤其在審稿時提出了很多建設(shè)性的意見，在此一并致謝！
標(biāo)簽： 中興通訊 硬件 信號完整性 基礎(chǔ)知識
上傳時間： 2013-11-15
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PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時間： 2013-10-22
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