本文提出了一種基于FPGA的硬件防火墻的實現(xiàn)方案，采用了FPGA來實現(xiàn)千兆線速的防火墻。傳統(tǒng)的基于X86等通用CPU的防火墻無法支撐快速增長的網(wǎng)絡(luò)速度，無法實現(xiàn)線速過濾和轉(zhuǎn)發(fā)。本文在采用FPGA可編程器件+通用CPU模式下，快速處理網(wǎng)絡(luò)數(shù)據(jù)。網(wǎng)絡(luò)數(shù)據(jù)在建立連接跟蹤后，直接由FPGA實現(xiàn)的快速處理板直接轉(zhuǎn)發(fā)，實現(xiàn)了網(wǎng)絡(luò)數(shù)據(jù)的線速處理，通用CPU在操作系統(tǒng)支持下，完成網(wǎng)絡(luò)數(shù)據(jù)的連接跟蹤的創(chuàng)建、維護，對網(wǎng)絡(luò)規(guī)則表的維護等工作。FPGA硬件板和CPU各司所長，實現(xiàn)快速轉(zhuǎn)發(fā)的目的。 本文設(shè)計了基于FPGA的硬件板的硬件規(guī)格，提出了硬件連接跟蹤表的存儲模式，以及規(guī)則表的存儲模式和定義等； 防火墻系統(tǒng)軟件采用NetBSD操作系統(tǒng)，完成了硬件板的NetBSD的驅(qū)動；在軟件系統(tǒng)完成了新建連接的建立、下發(fā)、老化等工作；在連接跟蹤上完成了規(guī)則的建立、刪除、修改等工作。 本文完成了防火墻的實現(xiàn)。實現(xiàn)了基于連接跟蹤的包過濾、地址轉(zhuǎn)換（NAT），設(shè)計了連接跟蹤的關(guān)鍵數(shù)據(jù)結(jié)構(gòu)，包過濾的關(guān)鍵數(shù)據(jù)結(jié)構(gòu)等，重用了NetBSD操作系統(tǒng)的路由。本文針對地址轉(zhuǎn)換應(yīng)用程序的穿透問題，新增了部分實現(xiàn)。 在DoS攻擊是一種比較常見的攻擊網(wǎng)絡(luò)手段，本文采用了軟硬件結(jié)合的方法，不僅在軟件部分做了完善，也在硬件部分采取了相應(yīng)的措施，測試數(shù)據(jù)表明，對常見的Syn洪水攻擊效果明顯。 在實踐過程中，我們發(fā)現(xiàn)了NetBSD操作系統(tǒng)內(nèi)核的軟件缺陷，做了修正，使之更完善。 經(jīng)過測試分析，本方案不僅明顯的優(yōu)于X86方案，和基于NP方案、基于ASIC方案比較，具有靈活、可配置、易升級的優(yōu)點。
上傳時間： 2013-06-21
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由于移動環(huán)境的復(fù)雜性，無線信號在發(fā)送傳輸和接收過程中有很明顯的衰落現(xiàn)象，特別是在高頻無線通信中，多徑衰落或頻率選擇性衰落對無線信號的干擾最為嚴重。通過分集接收技術(shù)，Rake接收機在CDMA移動通信系統(tǒng)中抗多徑衰落效果尤為明顯。作為一種新穎的多址接入方式，多載波CDMA充分利用了OFDM最優(yōu)頻率利用率以及CDMA的多址和頻率分集，且系統(tǒng)容量和抗符號間干擾性能明顯優(yōu)于傳統(tǒng)的單載波CDMA。這些特性使得多載波CDMA成為未來的寬帶無線通信系統(tǒng)最有希望的候選。 @@ 本文研究了一種多載波擴頻通信系統(tǒng)，介紹了其Rake接收機工作原理和設(shè)計思想，進行了理論仿真并用FPGA予以實現(xiàn)。 @@ 本文首先介紹了移動通信系統(tǒng)的發(fā)展歷史以及OFDM和CDMA技術(shù)原理，并描述了OFDM和CDMA結(jié)合的三種系統(tǒng)（MC-DS-CDMA、MT-CDMA、MC-CDMA）的原理和系統(tǒng)模型；接著，介紹了目前影響移動通信的主要衰落以及Rake接收機基本原理及其作用。多徑信號的每路信號都可能含有可以利用的信息，Rake接收機就是通過多個相關(guān)接收器接收多徑信號中各路信號，通過信道估計和信道補償消去信道因子的附加相位，并把他們合并在一起，以此來改善信號的信噪比和系統(tǒng)的可靠性；在此基礎(chǔ)上，論文提出了一種多載波擴頻通信系統(tǒng)的實現(xiàn)方案，并詳細介紹了其Rake接收機實現(xiàn)原理，給出了最大比合并時各種分徑數(shù)目下系統(tǒng)誤碼率的仿真圖；最后介紹了此方案中Rake接收機的FPGA硬件實現(xiàn)設(shè)計方案及其系統(tǒng) 測試結(jié)果。@@ 仿真結(jié)果顯示出隨著分集徑數(shù)的增加，系統(tǒng)的誤碼率顯著降低。表明Rake接收機抗多徑衰落效果顯著，且在多載波CDMA系統(tǒng)中其分集效果更好，實現(xiàn)相對簡單。最終Rake接收機的FPGA實現(xiàn)結(jié)果同理論仿真一致，時序通過，資源耗費不大，具有較大的實用價值。 @@關(guān)鍵詞：多載波擴頻通信，CDMA，Rake接收機，F(xiàn)PGA
上傳時間： 2013-07-25
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隨著半導體制造技術(shù)不斷的進步，SOC(System On a Chip)是未來IC產(chǎn)業(yè)技術(shù)研究關(guān)注的重點。由于SOC設(shè)計的日趨復(fù)雜化，芯片的面積增大，芯片功能復(fù)雜程度增大，其設(shè)計驗證工作也愈加繁瑣。復(fù)雜ASIC設(shè)計功能驗證已經(jīng)成為整個設(shè)計中最大的瓶頸。 使用FPGA系統(tǒng)對ASIC設(shè)計進行功能驗證，就是利用FPGA器件實現(xiàn)用戶待驗證的IC設(shè)計。利用測試向量或通過真實目標系統(tǒng)產(chǎn)生激勵，驗證和測試芯片的邏輯功能。通過使用FPGA系統(tǒng)，可在ASIC設(shè)計的早期，驗證芯片設(shè)計功能，支持硬件、軟件及整個系統(tǒng)的并行開發(fā)，并能檢查硬件和軟件兼容性，同時還可在目標系統(tǒng)中同時測試系統(tǒng)中運行的實際軟件。FPGA仿真的突出優(yōu)點是速度快，能夠?qū)崟r仿真用戶設(shè)計所需的對各種輸入激勵。由于一些SOC驗證需要處理大量實時數(shù)據(jù)，而FPGA作為硬件系統(tǒng)，突出優(yōu)點是速度快，實時性好。可以將SOC軟件調(diào)試系統(tǒng)的開發(fā)和ASIC的開發(fā)同時進行。 此設(shè)計以ALTERA公司的FPGA為主體來構(gòu)建驗證系統(tǒng)硬件平臺，在FPGA中通過加入嵌入式軟核處理器NIOS II和定制的JTAG(Joint Test ActionGroup)邏輯來構(gòu)建與PC的調(diào)試驗證數(shù)據(jù)鏈路，并采用定制的JTAG邏輯產(chǎn)生測試向量，通過JTAG控制SOC目標系統(tǒng)，達到對SOC內(nèi)部和其他IP(IntellectualProperty)的在線測試與驗證。同時，該驗證平臺還可以支持SOC目標系統(tǒng)后續(xù)軟件的開發(fā)和調(diào)試。 本文介紹了芯片驗證系統(tǒng)，包括系統(tǒng)的性能、組成、功能以及系統(tǒng)的工作原理；搭建了基于JTAG和FPGA的嵌入式SOC驗證系統(tǒng)的硬件平臺，提出了驗證系統(tǒng)的總體設(shè)計方案，重點對驗證系統(tǒng)的數(shù)據(jù)鏈路的實現(xiàn)進行了闡述；詳細研究了嵌入式軟核處理器NIOS II系統(tǒng)，并將定制的JTAG邏輯與處理器NIOS II相結(jié)合，構(gòu)建出調(diào)試與驗證數(shù)據(jù)鏈路；根據(jù)芯片驗證的要求，設(shè)計出軟核處理器NIOS II系統(tǒng)與PC建立數(shù)據(jù)鏈路的軟件系統(tǒng)，并完成芯片在線測試與驗證。 本課題的整體任務(wù)主要是利用FPGA和定制的JTAG掃描鏈技術(shù)，完成對國產(chǎn)某型DSP芯片的驗證與測試，研究如何構(gòu)建一種通用的SOC芯片驗證平臺，解決SOC驗證系統(tǒng)的可重用性和驗證數(shù)據(jù)發(fā)送、傳輸、采集的實時性、準確性、可測性問題。本文在SOC驗證系統(tǒng)在芯片驗證與測試應(yīng)用研究領(lǐng)域，有較高的理論和實踐研究價值。
上傳時間： 2013-05-25
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為適應(yīng)組合導航計算機系統(tǒng)的微型化、高性能度的要求，拓寬導航計算機的應(yīng)用領(lǐng)域，本文設(shè)計出一種基于浮點型DSP(TMS320C6713)和可編程邏輯陣列器件(FPGA： EP1C12N240C8)協(xié)同合作的導航計算機系統(tǒng)。 論文在闡述了組合導航計算機的特點和應(yīng)用要求后，提出基于DSP和FPGA的組合導航計算機系統(tǒng)方案。該方案以DSP為導航解算處理器，由FPGA完成IMU信號的采集和緩存以及系統(tǒng)控制信號的整合；DSP通過EMIF接口實現(xiàn)和FPGA通信。在此基礎(chǔ)上研究了各擴展通信接口、系統(tǒng)硬件原理圖和PCB的開發(fā)，且在FPGA中使用調(diào)用IP核來實現(xiàn)FIR低通濾波數(shù)據(jù)處理機抖激光陀螺的機抖振動的影響。其次，詳細闡述了利用TI公司的DSP集成開發(fā)環(huán)境和DSP/BIOS準實時操作系統(tǒng)開發(fā)多任務(wù)系統(tǒng)軟件的具體方案。本文引入DSP/BIOS實時操作系統(tǒng)提供的多任務(wù)機制，將采集處理按照功能劃分四個相對獨立的任務(wù)，這些任務(wù)在DSP/BIOS的調(diào)度下，按照用戶指定的優(yōu)先級運行，大大提高系統(tǒng)的工作效率。最后給了DSP芯片Bootloader的制作方法。 導航計算機系統(tǒng)研制開發(fā)是軟、硬件研究緊密結(jié)合的過程。在微型導航計算機系統(tǒng)方案建立的基礎(chǔ)上，本文首先討論了系統(tǒng)硬件整體設(shè)計和軟件開發(fā)流程；其次針對導航計算機系統(tǒng)各個功能模塊以及多項關(guān)鍵技術(shù)進行了設(shè)計與開發(fā)工作，涉及系統(tǒng)數(shù)據(jù)通信模塊、模擬信號采集模塊和數(shù)據(jù)存儲模塊；最后，對導航計算機系統(tǒng)進行了聯(lián)合調(diào)試工作，并對各個模塊進行了詳細的功能測試與驗證，完成了微型導航計算機系統(tǒng)的制作。 以DSP/FPGA作為導航計算機硬件平臺的捷聯(lián)式慣性導航實時數(shù)據(jù)系統(tǒng)能夠滿足系統(tǒng)所要求的高精度、實時性、穩(wěn)定性要求，適應(yīng)了其高性能、低成本、低功耗的發(fā)展方向。
上傳時間： 2013-04-24
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對于H.264視頻編碼系統(tǒng)，雖然單純用軟件也可以實現(xiàn)整個編碼過程，但是由于整個編碼系統(tǒng)的算法復(fù)雜度很高，里面又有大量的數(shù)學運算，使得軟件的計算能力差、速度慢，容易造成總線擁擠，所以單純地依靠軟件無法實現(xiàn)視頻編碼的要求。為了縮短整個編碼的時間，提高編碼系統(tǒng)的工作效率，有必要將軟件中耗費時間和資源較多的模塊用硬件來實現(xiàn)。本文正是基于上述的想法，通過使用FPGA豐富的內(nèi)部資源來實現(xiàn)H.264的編碼。本系統(tǒng)流程是首先使用視頻解碼芯片SAA7113將從攝像頭傳輸過來的PAL制式數(shù)據(jù)轉(zhuǎn)換為ITU656格式的數(shù)字視頻數(shù)據(jù)，然后由FPGA讀取并進行預(yù)測、變換和編碼，最后將編碼生成的碼流通過USB接口發(fā)送到PC端進行解碼和顯示。
上傳時間： 2013-06-30
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互感器是電力系統(tǒng)中電能計量和繼電保護中的重要設(shè)備，其精度和可靠性與電力系統(tǒng)的安全性、可靠性和經(jīng)濟運行密切相關(guān)。隨著電力工業(yè)的發(fā)展，傳統(tǒng)的電磁式互感器已經(jīng)暴露出一系列的缺陷，電子式互感器能很好的解決電磁式互感器的缺點，電子式互感器逐步替代電磁式互感器代表著電力工業(yè)的發(fā)展方向。目前，國產(chǎn)的互感器校驗儀主要是電磁式互感器校驗儀，電子式互感器校驗儀依賴于進口。電子式互感器的發(fā)展，使得電子式互感器校驗儀的研制勢在必行。 本課題依據(jù)國際標準IEC60044-7、IEC60044-8和國內(nèi)標準GB20840[1].7-2007、GB20840[1].8-2007，設(shè)計了電子式互感器檢驗儀。該校驗儀采用直接法對電子式互感器進行校驗，即同時測試待校驗電子式互感器和標準電磁式互感器二次側(cè)的輸出信號，比較兩路信號的參數(shù)，根據(jù)比較結(jié)果完成電子式互感器的校驗工作。論文首先介紹了電子式互感器結(jié)構(gòu)及輸出數(shù)字信號的特征，然后詳細論述了電子式互感器校驗儀的硬件及軟件設(shè)計方法。硬件主要采用FPGA技術(shù)設(shè)計以太網(wǎng)控制器RTL8019的控制電路，以實現(xiàn)電子式互感器信號的遠程接收，同時設(shè)計A/D芯片MAX125的控制電路，以實現(xiàn)標準電磁式互感器模擬輸出的數(shù)字化。軟件主要采用FPGA的SOPC技術(shù)，研制了MAX125和RTL8019的IP核，在NiosIIIDE集成開發(fā)環(huán)境下，完成對硬件電路的底層控制，運用準同步算法和DFT算法開發(fā)應(yīng)用程序?qū)崿F(xiàn)對數(shù)字信號的處理。最終完成電子式互感器校驗儀的設(shè)計。 最后進行了相關(guān)的實驗，所研制的電子式互感器校驗儀對0.5準確級的電子式電壓互感器和0.5準確級電子式電流互感器分別進行了校驗，對其額定負荷的20％、100％、120％點做為測量點進行測量。經(jīng)過對實驗數(shù)據(jù)的處理分析可知，校驗儀對電子式互感器的校驗精度滿足0.5％的比差誤差和20’的相位差。本課題的研究為電子式互感器校驗儀的研制工作提供了理論和實踐依據(jù)。
上傳時間： 2013-04-24
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本文對基于FPGA的對象存儲控制器原型的硬件設(shè)計進行了研究。主要內(nèi)容如下： ⑴研究了對象存儲控制器的硬件設(shè)計，使其高效完成對象級接口的智能化管理和復(fù)雜存儲協(xié)議的解析，對對象存儲系統(tǒng)整體性能提升有重要意義。基于SoPC(片上可編程系統(tǒng))技術(shù)，在FPGA(現(xiàn)場可編程門陣列)上實現(xiàn)的對象存儲控制器，具有功能配置靈活，調(diào)試方便，成本較低等優(yōu)點。 ⑵采用Cyclone II器件實現(xiàn)的對象存儲控制器的網(wǎng)絡(luò)接口，包含處理器模塊、內(nèi)存模塊、Flash模塊等核心組成部分，提供千兆以太網(wǎng)的網(wǎng)絡(luò)接口和PCI(周邊元件擴展接口)總線的主機接口，還具備電源模塊、時鐘模塊等以保證系統(tǒng)正常運行。在設(shè)計實現(xiàn)PCB(印制電路板)時，從疊層設(shè)計、布局、布線、阻抗匹配等多方面解決高達100MHz的全局時鐘帶來的信號完整性問題，并基于IBIS模型進行了信號完整性分析及仿真。針對各功能模塊提出了相應(yīng)的調(diào)試策略，并完成了部分模塊的調(diào)試工作。 ⑶提出了基于Virtex-4的對象存儲控制器系統(tǒng)設(shè)計方案，Virtex-4內(nèi)嵌PowerPC高性能處理器，可更好地完成對象存儲設(shè)備相關(guān)的控制和管理工作。實現(xiàn)了豐富的接口設(shè)計，包括千兆以太網(wǎng)、光纖通道、SATA(串行高級技術(shù)附件)等網(wǎng)絡(luò)存儲接口以及較PCI性能更優(yōu)異的PCI-X(并連的PCI總線)主機接口；提供多種FPGA配置方式。使用Cadence公司的Capture CIS工具完成了該系統(tǒng)硬件的原理圖繪制，通過了設(shè)計規(guī)則檢查，生成了網(wǎng)表用作下一步設(shè)計工作的交付文件。
上傳時間： 2013-04-24
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國家863項目“飛行控制計算機系統(tǒng)FC通信卡研制”的任務(wù)是研究設(shè)計符合CPCI總線標準的FC通信卡。本課題是這個項目的進一步引伸，用于設(shè)計SCI串行通信接口，以實現(xiàn)環(huán)上多計算機系統(tǒng)間的高速串行通信。 本文以此項目為背景，對基于FPGA的SCI串行通信接口進行研究與實現(xiàn)。論文先概述SCI協(xié)議，接著對SCI串行通信接口的兩個模塊：SCI節(jié)點模型模塊和CPCI總線接口模塊的功能和實現(xiàn)進行了詳細的論述。 SCI節(jié)模型包含Aurora收發(fā)模塊、中斷進程、旁路FIFO、接受和發(fā)送存儲器、地址解碼、MUX。在SCI節(jié)點模型的實現(xiàn)上，利用FPGA內(nèi)嵌的RocketIO高速串行收發(fā)器實現(xiàn)主機之間的高速串行通信，并利用Aurora IP核實現(xiàn)了Aurora鏈路層協(xié)議；設(shè)計一個同步FIFO實現(xiàn)旁路FIFO；利用FPGA上的塊RAM實現(xiàn)發(fā)送和接收存儲器；中斷進程、地址解碼和多路復(fù)合分別在控制邏輯中實現(xiàn)。 CPCI總線接口包括PCI核、PCI核的配置模塊以及用戶邏輯三個部分。本課題中，采用FPGA+PCI軟核的方法來實現(xiàn)CPCI總線接口。PCI核作為PCI總線與用戶邏輯之間的橋梁：PCI核的配置模塊負責對PCI核進行配置，得到用戶需要的PCI核；用戶邏輯模塊負責實現(xiàn)整個通信接口具體的內(nèi)部邏輯功能；并引入中斷機制來提高SCI通信接口與主機之間數(shù)據(jù)交換的速率。 設(shè)計選用硬件描述語言VerilogHDL和VHDL，在開發(fā)工具Xilinx ISE7.1中完成整個系統(tǒng)的設(shè)計、綜合、布局布線，利用Modelsim進行功能及時序仿真，使用DriverWorks為SCI串行通信接口編寫WinXP下的驅(qū)動程序，用VC++6.0編寫相應(yīng)的測試應(yīng)用程序。最后，將FPGA設(shè)計下載到FC通信卡中運行，并利用ISE內(nèi)嵌的ChipScope Pro虛擬邏輯分析儀對設(shè)計進行驗證，運行結(jié)果正常。 文章最后分析傳輸性能上的原因，指出工作中的不足之處和需要進一步完善的地方。
上傳時間： 2013-04-24
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隨著數(shù)字圖像處理技術(shù)的發(fā)展，圖像處理系統(tǒng)在日常生活、工業(yè)、軍事和醫(yī)療方面等許多領(lǐng)域得到了廣泛的應(yīng)用。 本論文圍繞視頻圖像處理器的設(shè)計以及圖像增強算法的研究，開展了以下方面的研究： 1.對基于拉普拉斯算子的灰度圖像增強算法、基于飽和度分量反饋的自適應(yīng)亮度增強算法及其改進算法進行了仿真，并分別對增強前后的灰度圖像和彩色圖像進行了比較。 2.提出了一個視頻圖像處理器的硬件實現(xiàn)方案。該方案以FPGA為核心，具有較強的圖像實時處理能力，具有1路視頻輸入端口和1路視頻輸出端口，以及PCI接口和2個UART串行接口。 3.完成了視頻圖像處理器的原理圖設(shè)計、印制板圖設(shè)計。在印制板圖設(shè)計中，應(yīng)用信號完整新分析的理論，對高速電路的布局和布線進行了優(yōu)化設(shè)計，保證了硬件電路的性能。
上傳時間： 2013-06-13
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本書全面的介紹了VHDL硬件描述語言的基本知識和利用VHDL語言進行數(shù)字電路系統(tǒng)設(shè)計的方法。
上傳時間： 2013-07-30
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