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硬幣分揀包裝機

protel99se兼容包（Win7）

win7兼容包

標簽： protel Win7 99 se

上傳時間： 2013-11-07

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簡單分頻時序邏輯分頻電路設計

簡單分頻時序邏輯電路設計分頻電路，有圖，有代碼

標簽： 分頻時序邏輯電路設計

上傳時間： 2014-01-21

上傳用戶：924484786
可編輯程邏輯及IC開發(fā)領域的EDA工具介紹

EDA （Electronic Design Automation）即“電子設計自動化”，是指以計算機為工作平臺，以EDA軟件為開發(fā)環(huán)境，以硬件描述語言為設計語言，以可編程器件PLD為實驗載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標器件的電子產(chǎn)品自動化設計過程。“工欲善其事，必先利其器”，因此，EDA工具在電子系統(tǒng)設計中所占的份量越來越高。下面就介紹一些目前較為流行的EDA工具軟件。 PLD 及IC設計開發(fā)領域的EDA工具，一般至少要包含仿真器（Simulator）、綜合器（Synthesizer）和配置器（Place and Routing, P&R）等幾個特殊的軟件包中的一個或多個，因此這一領域的EDA工具就不包括Protel、PSpice、Ewb等原理圖和PCB板設計及電路仿真軟件。目前流行的EDA工具軟件有兩種分類方法：一種是按公司類別進行分類，另一種是按功能進行劃分。若按公司類別分，大體可分兩類：一類是EDA 專業(yè)軟件公司，業(yè)內(nèi)最著名的三家公司是Cadence、Synopsys和Mentor Graphics；另一類是PLD器件廠商為了銷售其產(chǎn)品而開發(fā)的EDA工具，較著名的公司有Altera、Xilinx、lattice等。前者獨立于半導體器件廠商，具有良好的標準化和兼容性，適合于學術研究單位使用，但系統(tǒng)復雜、難于掌握且價格昂貴；后者能針對自己器件的工藝特點作出優(yōu)化設計，提高資源利用率，降低功耗，改善性能，比較適合產(chǎn)品開發(fā)單位使用。若按功能分，大體可以分為以下三類。 (1) 集成的PLD/FPGA開發(fā)環(huán)境由半導體公司提供，基本上可以完成從設計輸入（原理圖或HDL）→仿真→綜合→布線→下載到器件等囊括所有PLD開發(fā)流程的所有工作。如Altera公司的MaxplusⅡ、QuartusⅡ，Xilinx公司的ISE，Lattice公司的 ispDesignExpert等。其優(yōu)勢是功能全集成化，可以加快動態(tài)調(diào)試，縮短開發(fā)周期；缺點是在綜合和仿真環(huán)節(jié)與專業(yè)的軟件相比，都不是非常優(yōu)秀的。 (2) 綜合類這類軟件的功能是對設計輸入進行邏輯分析、綜合和優(yōu)化，將硬件描述語句（通常是系統(tǒng)級的行為描述語句）翻譯成最基本的與或非門的連接關系（網(wǎng)表），導出給PLD/FPGA廠家的軟件進行布局和布線。為了優(yōu)化結果，在進行較復雜的設計時，基本上都使用這些專業(yè)的邏輯綜合軟件，而不采用廠家提供的集成PLD/FPGA開發(fā)工具。如Synplicity公司的Synplify、Synopsys公司的FPGAexpress、FPGA Compiler Ⅱ等。 (3) 仿真類這類軟件的功能是對設計進行模擬仿真，包括布局布線（P&R）前的“功能仿真”（也叫“前仿真”）和P&R后的包含了門延時、線延時等的“時序仿真”（也叫“后仿真”）。復雜一些的設計，一般需要使用這些專業(yè)的仿真軟件。因為同樣的設計輸入，專業(yè)軟件的仿真速度比集成環(huán)境的速度快得多。此類軟件最著名的要算Model Technology公司的Modelsim，Cadence公司的NC-Verilog/NC-VHDL/NC-SIM等。以上介紹了一些具代表性的EDA 工具軟件。它們在性能上各有所長，有的綜合優(yōu)化能力突出，有的仿真模擬功能強，好在多數(shù)工具能相互兼容，具有互操作性。比如Altera公司的 QuartusII集成開發(fā)工具，就支持多種第三方的EDA軟件，用戶可以在QuartusII軟件中通過設置直接調(diào)用Modelsim和 Synplify進行仿真和綜合。如果設計的硬件系統(tǒng)不是很大，對綜合和仿真的要求不是很高，那么可以在一個集成的開發(fā)環(huán)境中完成整個設計流程。如果要進行復雜系統(tǒng)的設計，則常規(guī)的方法是多種EDA工具協(xié)調(diào)工作，集各家之所長來完成設計流程。

標簽： EDA 編輯邏輯

上傳時間： 2013-10-11

上傳用戶：1079836864
用VerilogHDL實現(xiàn)基于FPGA的通用分頻器的設計

用VerilogHDL實現(xiàn)基于FPGA的通用分頻器的設計

標簽： VerilogHDL FPGA 分頻器

上傳時間： 2015-01-02

上傳用戶：oooool
基于FPGA的小數(shù)分頻實現(xiàn)方法

基于FPGA的小數(shù)分頻實現(xiàn)方法

標簽： FPGA 小數(shù)分頻實現(xiàn)方法

上傳時間： 2013-11-05

上傳用戶：feifei0302
Protel99SE 全部漢化包-SP6-CH

徹底解決99在以往不能完全漢化的問題，全面實現(xiàn)漢化，具體到每個對話框和工作表，對初學者和英文不好的用戶非常實用，也非常簡單！用過的，麻煩頂一下我，或加一點分，謝謝啦！

標簽： Protel 99 CH SE

上傳時間： 2013-10-24

上傳用戶：小眼睛LSL
差分線對的PCB設計要點

信號完整性是高速數(shù)字系統(tǒng)中要解決的一個首要問題之一，如何在高速PCB 設計過程中充分考慮信號完整性因素,并采取有效的控制措施,已經(jīng)成為當今系統(tǒng)設計能否成功的關鍵。在這方面，差分線對具有很多優(yōu)勢，比如更高的比特率 ,更低的功耗 ,更好的噪聲性能和更穩(wěn)定的可靠性等。目前，差分線對在高速數(shù)字電路設計中的應用越來越廣泛，電路中最關鍵的信號往往都要采用差分線對設計。介紹了差分線對在PCB 設計中的一些要點，并給出具體設計方案。

標簽： PCB 差分線

上傳時間： 2013-10-26

上傳用戶：lps11188
差分信號PCB布局布線誤區(qū)

誤區(qū)一：認為差分信號不需要地平面作為回流路徑，或者認為差分走線彼此為對方提供回流途徑。造成這種誤區(qū)的原因是被表面現(xiàn)象迷惑，或者對高速信號傳輸?shù)臋C理認識還不夠深入。雖然差分電路對于類似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線和普通的單端走線的機理是一致的，即高頻信號總是沿著電感最小的回路進行回流，最大的區(qū)別在于差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強，那一種就成為主要的回流通路。

標簽： PCB 差分信號布局布線

上傳時間： 2013-10-25

上傳用戶：zhaiyanzhong
差分阻抗

當你認為你已經(jīng)掌握了PCB 走線的特征阻抗Z0，緊接著一份數(shù)據(jù)手冊告訴你去設計一個特定的差分阻抗。令事情變得更困難的是，它說：“……因為兩根走線之間的耦合可以降低有效阻抗，使用50Ω的設計規(guī)則來得到一個大約80Ω的差分阻抗！”這的確讓人感到困惑！這篇文章向你展示什么是差分阻抗。除此之外，還討論了為什么是這樣，并且向你展示如何正確地計算它。單線：圖1(a)演示了一個典型的單根走線。其特征阻抗是Z0，其上流經(jīng)的電流為i。沿線任意一點的電壓為V=Z0*i（根據(jù)歐姆定律）。一般情況，線對：圖1(b)演示了一對走線。線1 具有特征阻抗Z11，與上文中Z0 一致，電流i1。線2具有類似的定義。當我們將線2 向線1 靠近時，線2 上的電流開始以比例常數(shù)k 耦合到線1 上。類似地，線1 的電流i1 開始以同樣的比例常數(shù)耦合到線2 上。每根走線上任意一點的電壓，還是根據(jù)歐姆定律，

標簽： 差分阻抗

上傳時間： 2013-11-10

上傳用戶：KSLYZ
全面介紹枕式包裝機原理知識

枕式包裝機原理

標簽： 枕式包裝機

上傳時間： 2013-10-10

上傳用戶：ly1994