USB2．0接口和基于ARM核的SOC系統(tǒng)的應(yīng)用已經(jīng)非常廣泛，特別在電子消費類領(lǐng)域。包含USB2,0接口的ARM系統(tǒng)則更是市場的需求。本文介紹一種基于ARM核的USB2,0接口IP(AHB_USB2.0)的設(shè)計，主要對其中的串行接口引擎(SIE)的設(shè)計進行討論。 該 AHB_USB2.0 IP核支持USB2.0協(xié)議，并兼容USB1.1協(xié)議；支持AMBA2.0協(xié)議和UTMI 1.05協(xié)議。該IP核一側(cè)通過UTMI接口或ULPI接口的PHY與USB2.0主機端進行通信；另一側(cè)則通過AHB總線與ARM相連。 AHB_USB2.0 IP核在硬件上分為三個大模塊：ULPI模塊(ULPI)、串行接口引擎(SIE)模塊和AHB總線接口模塊(AHB)。ULPI模塊實現(xiàn)了UTMI接口轉(zhuǎn)ULPI接口。串行接口引擎(SIE)模塊為USB2.0的數(shù)據(jù)鏈路層協(xié)議處理模塊，為整個IP核的核心部分，進一步分為四個子模塊——GLC(全局控制模塊)，PIE(PHY接口處理引擎)，SIF(系統(tǒng)接口邏輯)和EPB(端點緩沖模塊)。GLC模塊負(fù)責(zé)整個IP的復(fù)位控制，IP時鐘的開關(guān)提示等；PIE模塊負(fù)責(zé)處理USB的事務(wù)級傳輸，包括組包解包等；SIF模塊負(fù)責(zé)協(xié)議相關(guān)寄存器組和端點緩沖區(qū)的讀寫，跨時鐘域信號的處理和PIE所需的控制信號的產(chǎn)生；AHB模塊負(fù)責(zé)IP核與ARM通信和DMA功能的實現(xiàn)。 該IP核的軟件設(shè)計遵循USB協(xié)議，Bulk Only協(xié)議和UFI協(xié)議，由外掛ARM實現(xiàn)USB設(shè)備命令和UFI命令的解析，并執(zhí)行相應(yīng)的操作。設(shè)計了IP核與ARM之間的多種數(shù)據(jù)傳輸方法，通過軟件實現(xiàn)常規(guī)數(shù)據(jù)讀寫訪問、內(nèi)部DMA或外部DMA等多種方式的切換。 本IP已經(jīng)通過EDA驗證和FPGA測試，并且已經(jīng)在內(nèi)嵌ARM核的FPGA系統(tǒng)上實現(xiàn)了多個U盤。這個FPGA系統(tǒng)的正確工作，證明了AHB_USB2.01P核設(shè)計是正確的。
上傳時間： 2013-05-17
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隨著SOC技術(shù)、IP技術(shù)以及集成電路技術(shù)的發(fā)展，RISC軟核處理器的研究與開發(fā)設(shè)計開始受到了人們的重視。基于FPGA的RISC軟核處理器在各個行業(yè)開始得到了廣泛的應(yīng)用，特別是在一些基于FPGA的嵌入式系統(tǒng)中有著越來越廣泛的應(yīng)用前景。 該論文在研究了大量國內(nèi)外技術(shù)文獻的基礎(chǔ)上，總結(jié)了RISC處理器發(fā)展的現(xiàn)狀與水平。認(rèn)真分析了RISC處理器的基本結(jié)構(gòu)，包括總線結(jié)構(gòu)，流水線處理的原理，以及流水線數(shù)據(jù)通路和流水線控制的原理；并詳細(xì)分析了該設(shè)計采用的指令集——MIPS指令集的內(nèi)在結(jié)構(gòu)。設(shè)計出了一個32位RISC軟核處理器，這個軟核處理器采用五級流水線結(jié)構(gòu)，能完成加法、減法、邏輯與、邏輯或、左移右移等算術(shù)邏輯操作，以及它們的組合操作。通過軟件仿真和在Altera的FPGA開發(fā)板上進行驗證，證明了所設(shè)計的32位RISC處理器能準(zhǔn)確的執(zhí)行所選用的MIPS指令集，運行速度能達(dá)到30MHz，功能良好。 通過對所設(shè)計對象特點及其可行性的研究，選用了Altera公司QuartusⅡ軟件作為設(shè)計與仿真驗證的環(huán)境。在設(shè)計方法上，該課題采用了自頂向下的設(shè)計方法。在設(shè)計過程中采用了邊設(shè)計邊驗證這種設(shè)計與驗證相結(jié)合的設(shè)計流程，大大提高了設(shè)計的可靠性。該課題在設(shè)計過程中還提出了兩個有效的設(shè)計思路：第一是在32位寄存器的設(shè)計中利用FPGA的內(nèi)部RAM資源來設(shè)計，減少了傳輸延時，提高了運行速度，并大大減少了對FPGA內(nèi)部資源的占用；第二是在系統(tǒng)架構(gòu)上采用了柔性化的設(shè)計方法，使得設(shè)計可以根據(jù)實際的需求適當(dāng)?shù)脑鰷p相應(yīng)的部件，以達(dá)到需求與性能的統(tǒng)一。這兩個方法都有效地解決了設(shè)計中出現(xiàn)的問題，提高了處理器的性能。
上傳時間： 2013-07-21
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隨著信息技術(shù)和電子技術(shù)的進步和日益成熟，計算機數(shù)據(jù)采集技術(shù)得到了廣泛應(yīng)用。由于ISA數(shù)據(jù)采集卡的固有缺陷，PCI接口的數(shù)據(jù)采集卡將逐漸取代ISA數(shù)據(jù)采集卡，成為數(shù)據(jù)采集的主流。為了簡化PCI數(shù)據(jù)采集卡結(jié)構(gòu)，提高數(shù)據(jù)采集可靠性，本文研究并開發(fā)了一種基于FPGA的PCI結(jié)構(gòu)的數(shù)據(jù)采集卡系統(tǒng)。 論文對PCI對目標(biāo)設(shè)備數(shù)據(jù)采集卡實現(xiàn)的原理和方法進行了深入研究，設(shè)計了基于FPGA的PCI數(shù)據(jù)采集卡的硬件電路，通過在FPGA中嵌入了PCI目標(biāo)設(shè)備的IP核與用戶邏輯部分，構(gòu)成了SOPC系統(tǒng)。使用Verilog硬件描述語言設(shè)計并實現(xiàn)了FPGA內(nèi)部采集數(shù)據(jù)管理、數(shù)據(jù)管理寄存器和FIFO數(shù)據(jù)緩沖隊列等模塊電路。利用ModelSim對PCI系統(tǒng)進行了仿真。完成了系統(tǒng)硬件電路PCB板的設(shè)計，最終制作了PCI數(shù)據(jù)采集卡。 論文針對PCI結(jié)構(gòu)的數(shù)據(jù)采集卡系統(tǒng)軟件需求，研究了WDM設(shè)備驅(qū)動軟件、Windows環(huán)境的簡易虛擬示波器以及簡易虛擬邏輯儀實現(xiàn)原理和方法。利用DriverStudio+Windows DDK for XP+VC6的軟件平臺，開發(fā)了WDM設(shè)備驅(qū)動程序。實現(xiàn)了Windows環(huán)境的簡易虛擬示波器，和簡易虛擬邏輯儀。系統(tǒng)測試結(jié)果表明該系統(tǒng)設(shè)計正確，系統(tǒng)運行穩(wěn)定，功能和指標(biāo)達(dá)到了設(shè)計要求。
標(biāo)簽： FPGA PCI 數(shù)據(jù)采集卡
上傳時間： 2013-07-22
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體視攝像顯示技術(shù)的研究以應(yīng)用于微創(chuàng)傷外科的光電醫(yī)療儀器——三維電視內(nèi)窺鏡的開發(fā)與研制為背景，設(shè)計研究一種基于FPGA技術(shù)的立體顯示系統(tǒng)，以滿足三維立體內(nèi)窺鏡、戰(zhàn)場立體觀察系統(tǒng)和立體電影等設(shè)備的技術(shù)要求。 主要研究內(nèi)容是對體視攝像顯示系統(tǒng)的進行硬件電路設(shè)計、VerilogHDL 語言的軟件編程、并采用MCU(Micro Control IJnit)的I
上傳時間： 2013-05-30
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本文利用Verilog HDL語言在FPGA上實現(xiàn)IC總線的規(guī)范，又簡要介紹了Quartus Ⅱ設(shè)計環(huán)境和設(shè)計方法，以及FPGA的設(shè)計流程。在此基礎(chǔ)上，重點介紹了I
上傳時間： 2013-04-24
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隨著多媒體技術(shù)發(fā)展，數(shù)字圖像處理已經(jīng)成為眾多應(yīng)用系統(tǒng)的核心和基礎(chǔ)。圖像處理作為一種重要的現(xiàn)代技術(shù)，已經(jīng)廣泛應(yīng)用于軍事指揮、大視場展覽、跟蹤雷達(dá)、電視會議、導(dǎo)航等眾多領(lǐng)域。因而，實現(xiàn)高分辨率高幀率圖像實時處理的技術(shù)不僅具有廣泛的應(yīng)用前景，而且對相關(guān)領(lǐng)域的發(fā)展也具有深遠(yuǎn)意義。 大視場可視化系統(tǒng)由于屏幕尺寸很大，只有在特制的曲面屏幕上才能使細(xì)節(jié)得到充分地展現(xiàn)。為了在曲面屏幕上正確的顯示圖像，需要在投影前實時地對圖像進行幾何校正和邊緣融合。而現(xiàn)場可編程門陣列(FPGA)則是用硬件處理實時圖像數(shù)據(jù)的理想選擇，基于FPGA的圖像處理技術(shù)是世界范圍內(nèi)廣泛關(guān)注的研究領(lǐng)域。 本課題的主要工作就是設(shè)計一個以FPGA為核心的硬件系統(tǒng)，該系統(tǒng)可對高分辨率高刷新率(1024*768@60Hz)的視頻圖像實時地進行幾何校正和邊緣融合。 論文首先介紹了圖像處理的幾何原理，然后提出了基于FPGA的大視場實時圖像融合處理系統(tǒng)的設(shè)計方案和模塊功能劃分。系統(tǒng)分為算法與軟件設(shè)計，硬件電路設(shè)計和FPGA邏輯設(shè)計三個大的部分。本論文主要負(fù)責(zé)FPGA的邏輯設(shè)計。圍繞FPGA的邏輯設(shè)計，論文先介紹了系統(tǒng)涉及的關(guān)鍵技術(shù)，以及使用Verilog語言進行邏輯設(shè)計的基本原則。 論文重點對FPGA內(nèi)部模塊設(shè)計進行了詳細(xì)的闡述。仲裁與控制模塊是頂模塊的主體部分，主要實現(xiàn)系統(tǒng)狀態(tài)機和時序控制；參數(shù)表模塊主要實現(xiàn)SDRAM存儲器的控制器接口，用于圖像處理時讀取參數(shù)信息。圖像處理模塊是整個系統(tǒng)的核心，通過調(diào)用FPGA內(nèi)嵌的XtremeDSP模塊，高速地完成對圖像數(shù)據(jù)的乘累加運算。最后論文提出并實現(xiàn)了一種基于PicoBlaze核的12C總線接口用于配置FPGA外圍芯片。 經(jīng)過對寄存器傳輸級VerilogHDL代碼的綜合和仿真，結(jié)果表明，本文所設(shè)計的系統(tǒng)可以應(yīng)用在大視場可視化系統(tǒng)中完成對高分辨率高幀率圖像的實時處理。
標(biāo)簽： FPGA 實時圖像 處理系統(tǒng)
上傳時間： 2013-05-19
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本文研究了基于Nios Ⅱ的FPGA-CPU調(diào)試技術(shù)。論文研究了NiosⅡ嵌入式軟核處理器的特性；實現(xiàn)了以Nios Ⅱ嵌入式處理器為核心的FPGA-CPU調(diào)試系統(tǒng)的軟、硬件設(shè)計；對兩種不同類型的FPGA-CPU進行了實際調(diào)試，對實驗數(shù)據(jù)進行了分析。 在硬件方面，為了控制和檢測FPGA-CPU，設(shè)計并實現(xiàn)了FPGA-CPU的控制電路、FPGA-CPU的內(nèi)部通用寄存器組掃描電路、存儲器電路等；完成了各種外圍設(shè)備接口的設(shè)計；實現(xiàn)了調(diào)試系統(tǒng)的整體設(shè)計。 在軟件方面，設(shè)計了調(diào)試監(jiān)控軟件，完成了對FPGA-CPU運行的控制和信號狀態(tài)的監(jiān)測。這些信號包括地址和數(shù)據(jù)總線以及各種寄存器的數(shù)據(jù)等；實現(xiàn)了多種模式下的FPGA-CPU調(diào)試支持單時鐘調(diào)試、單步調(diào)試和軟件斷點多種調(diào)試模式。此外，設(shè)計了專用的編譯軟件，實現(xiàn)了基于不同指令系統(tǒng)的偽匯編程序編譯，提高了調(diào)試效率。 本文作者在實現(xiàn)了FPGA-CPU調(diào)試系統(tǒng)基礎(chǔ)上，對兩種指令系統(tǒng)不同、結(jié)構(gòu)迥異的FPGA-CPU進行實際調(diào)試。調(diào)試結(jié)果表明，這種基于IP核的可復(fù)用設(shè)計技術(shù)，能夠在一個FPGA芯片內(nèi)實現(xiàn)調(diào)試系統(tǒng)和FPGA-CPU的無縫連接，能夠有效地調(diào)試FPGA-CPU。
標(biāo)簽： FPGACPU Nios 調(diào)試 技術(shù)研究
上傳時間： 2013-05-19
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反激式轉(zhuǎn)換器在筆記本適配器市場很普及，這種轉(zhuǎn)換器工作在電流模式控制，使其非常適合于低成本且堅固的結(jié)構(gòu)。這類轉(zhuǎn)換器的典型應(yīng)用如圖1所示。其中的控制器采用了NCP1271，這一器件工作在固定頻率電流模式控制，包含眾多的實用特性，如基于定時器的短路保護、提供利于抑制電磁干擾(EMI)信號的頻率調(diào)制技術(shù)，以及工作在軟工作模式的跳周期功能，以滿足沒有可聽噪聲時的待機能耗要求。這些轉(zhuǎn)換器通常用于低電源輸入時工作在連續(xù)導(dǎo)電模式(CCM)以降低導(dǎo)電損耗，而在高電源輸入時自然轉(zhuǎn)換到非連續(xù)導(dǎo)電模式(DCM)工作。在本文的案例中，假定硬件設(shè)計已經(jīng)完成，這表示已經(jīng)選擇好變壓器初級電感Lp、變壓器匝數(shù)比N及剩余元件。TL431單獨考慮，等待選擇補償元件。
標(biāo)簽： 431 TL 開關(guān)電源 環(huán)路
上傳時間： 2013-06-03
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LT8900是LDT公司生產(chǎn)的一款低成本，高集成度的2.4GHZ的無線收發(fā)芯片，片上集成發(fā)射機，接收機，頻率綜合器，GFSK調(diào)制解調(diào)器。發(fā)射機支持功率可調(diào)，接收機采用數(shù)字?jǐn)U展通信機制，在復(fù)雜環(huán)境和強干擾條件下，可以達(dá)到優(yōu)良的收發(fā)性能。外圍電路簡單，只需搭配MCU以及少數(shù)外圍被動器件。LT8900傳輸GFSK信號，發(fā)射功率約為2dBm，最大可以到6dBm。接收機采用低中頻結(jié)構(gòu)，接收靈敏度可以達(dá)到-87dBm。數(shù)字信道能量檢測可以隨時監(jiān)控信道質(zhì)量。 片上的發(fā)射接收FIFO寄存器可以和MCU進行通信，存儲數(shù)據(jù)，然后以1Mbps數(shù)據(jù)率在空中傳輸。它內(nèi)置了CRC，F(xiàn)EC，auto-ack和重傳機制，可以大大簡化系統(tǒng)設(shè)計并優(yōu)化性能。 數(shù)字基帶支持4線SPI和2線I2C接口，此外還有Reset，Pkt_flag, Fifo_flag三個數(shù)字接口。 為了提高電池使用壽命，芯片在各個環(huán)節(jié)都降低功耗，芯片最低工作電壓可以到1.9V，在保持寄存器值條件下，最低電流為1uA。 芯片有QFN24 4*4mm和SSOP16封裝，都符合RoHS標(biāo)準(zhǔn)。
上傳時間： 2013-04-24
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第一章 概述 1.1 AVR 單片機GCC 開發(fā)概述 1.2 一個簡單的例子 1.3 用MAKEFILE 管理項目 1.4 開發(fā)環(huán)境的配置 1.5 實驗板CA-M8 第二章 存儲器操作編程 2.1 AVR 單片機存儲器組織結(jié)構(gòu) 2.2 I/O 寄存器操作 2.3 SRAM 內(nèi)變量的使用 2.4 在程序中訪問FLASH 程序存儲器 2.5 EEPROM 數(shù)據(jù)存儲器操作 2.6 avr-gcc 段結(jié)構(gòu)與再定位 2.7 外部RAM 存儲器操作 2.8 堆應(yīng)用 第三章 GCC C 編譯器的使用 3.1 編譯基礎(chǔ) 3.2 生成靜態(tài)連接庫 第四章 AVR 功能模塊應(yīng)用實驗 4.1 中斷服務(wù)程序 4.2 定時器/計數(shù)器應(yīng)用 4.3 看門狗應(yīng)用 4.4 UART 應(yīng)用 4.5 PWM 功能編程 4.6 模擬比較器 4.7 A/D 轉(zhuǎn)換模塊編程 4.8 數(shù)碼管顯示程序設(shè)計 4.9 鍵盤程序設(shè)計 4.10 蜂鳴器控制 第五章 使用C 語言標(biāo)準(zhǔn)I/O 流調(diào)試程序 5.1 avr-libc 標(biāo)準(zhǔn)I/O 流描述 5.2 利用標(biāo)準(zhǔn)I/0 流調(diào)試程序 5.3 最小化的格式化的打印函數(shù) 第六章 CA-M8 上實現(xiàn)AT89S52 編程器的實現(xiàn) 6.1 編程原理 6.2 LuckyProg2004 概述 6.3 AT989S52 isp 功能簡介 6.4 下位機程序設(shè)計 第七章 硬件TWI 端口編程 7.1 TWI 模塊概述 7.2 主控模式操作實時時鐘DS1307 7.3 兩個Mega8 間的TWI 通信 第八章 BootLoader 功能應(yīng)用 8.1 BootLoader 功能介紹 8.2 avr-libc 對BootLoader 的支持 8.3 BootLoader 應(yīng)用實例 8.4 基于LuckyProg2004 的BootLoader 程序 第九章 匯編語言支持 9.1 C 代碼中內(nèi)聯(lián)匯編程序 9.2 獨立的匯編語言支持 9.3 C 與匯編混合編程 第十章 C++語言支持
標(biāo)簽： AVR GCC 單片機 程序設(shè)計
上傳時間： 2013-08-01
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