組合電路的設計8位加法器設計(ADD8.vhd)
資源簡介:組合電路的設計8位加法器設計(ADD8.vhd)
上傳時間: 2016-10-13
上傳用戶:gonuiln
資源簡介:8位加法器設計是經(jīng)過我認真仿真與設計出來的 希望對有需要的人有幫助
上傳時間: 2017-07-22
上傳用戶:xg262122
資源簡介:vhd設計實例8位加法器的設計分頻電路數(shù)字秒表的設計
上傳時間: 2014-08-10
上傳用戶:yyq123456789
資源簡介:1 8位加法器的設計 2 分頻電路 3 數(shù)字秒表的設計
上傳時間: 2014-01-02
上傳用戶:hn891122
資源簡介:介紹8位加法器、分頻電路、數(shù)字秒表的PPT,帶源碼,解釋詳細,一步一步學習,是學習vhdL的好
上傳時間: 2013-12-23
上傳用戶:Divine
資源簡介:加法器是實現(xiàn)兩個二進制數(shù)相加運算的 基本單元電路。8 位加法器就是實現(xiàn)兩個8 位 二進制相加,同時加上低位進位的運算電路。
上傳時間: 2016-12-29
上傳用戶:lx9076
資源簡介:8位加法器和減法器設計實習報告
上傳時間: 2013-10-22
上傳用戶:sjyy1001
資源簡介:8位加法器的原代碼,主要內容下載看了就知道
上傳時間: 2013-12-16
上傳用戶:思琦琦
資源簡介:8位加法器的實現(xiàn),非流水線結構,很不錯。我測試過,效率比較高
上傳時間: 2016-04-25
上傳用戶:bcjtao
資源簡介:8位加法器的實現(xiàn),仿真通過,并且包括仿真文件,在quartusii7.1下調試通過
上傳時間: 2016-06-30
上傳用戶:xuan‘nian
資源簡介:這是用vhdL實現(xiàn)的8位加法器,對新手有點幫助。
上傳時間: 2014-01-05
上傳用戶:1079836864
資源簡介:vhdL實現(xiàn)的超前進位加法器
上傳時間: 2015-03-04
上傳用戶:leehom61
資源簡介:大學vhdl語言實驗大全,基于max-plus2平臺,內有8-3譯碼器,8位加法器,數(shù)字鐘,數(shù)碼顯示,74ls138,8,4位計數(shù)器,d,rs觸發(fā)器,加法器,交通燈等,此原碼基于長江大學可編程器件實驗箱,如要運行在其他平臺上需要重新定義管腳
上傳時間: 2013-12-23
上傳用戶:qiaoyue
資源簡介:vhdL——N位加法器設計
上傳時間: 2013-12-20
上傳用戶:壞壞的華仔
資源簡介:8位加法器vhdL 8位加法器vhdL 8位加法器vhdL
上傳時間: 2014-01-11
上傳用戶:qq521
資源簡介:用Verilog語言實現(xiàn)了一個8bit的超前進位加法器,其中包括測試文件。
上傳時間: 2013-12-19
上傳用戶:alan-ee
資源簡介:本程序是利用兩個4位二進制并行加法器通過級聯(lián)方式構成一個8位加法器。
上傳時間: 2014-11-29
上傳用戶:270189020
資源簡介:8位加法器vhdL源程序,實驗題能夠在EDA開發(fā)系統(tǒng)中運行
上傳時間: 2013-12-29
上傳用戶:jhksyghr
資源簡介:8位的加法器設計,分4個工程完成的,用的是Quartus II軟件。
上傳時間: 2014-01-20
上傳用戶:myworkpost
資源簡介:為了縮短加法電路運行時間,提高FPGA運行效率,利用選擇進位算法和差額分組算法用硬件電路實現(xiàn)32位加法器,差額分組中的加法單元是利用一種改進的超前進位算法實現(xiàn),選擇進位算法可使不同的分組單元并行運算,利用低位的運算結果選擇高位的進位為1或者進位為...
上傳時間: 2013-12-19
上傳用戶:jshailingzzh
資源簡介:超前進位加法器的設計
上傳時間: 2013-10-19
上傳用戶:shen_dafa
資源簡介:最高優(yōu)先級編碼器 8位相等比較器 三人表決器(三種不同的描述方式) 加法器描述 8位總線收發(fā)器:74245 (注2) 地址譯碼(for m68008) 多路選擇器(使用select語句) LED七段譯碼 多路選擇器(使用if-else語句) 雙2-4譯碼器:74139 多路選擇器...
上傳時間: 2015-04-11
上傳用戶:tianyi223
資源簡介:Ripple ADDer: 16-bit 全加,半加及ripple ADDer的設計及vhdL程序 Carry Look ahead ADDer:4, 16, 32 bits 前置進位加法器的設計方案及vhdL程序 Carry Select ADDer:16 Bits 進位選擇加法器的設計方案及vhdL程序
上傳時間: 2015-05-13
上傳用戶:我們的船長
資源簡介:本文件提供了用verilog HDL語言實現(xiàn)的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區(qū)別.
上傳時間: 2013-12-17
上傳用戶:ynwbosss
資源簡介:由寄存器,全加器,移位寄存器,計數(shù)器,觸發(fā)器和門電路構成補碼一位除法器,將開關設定的補碼形式出現(xiàn)的除數(shù),被除數(shù)存入相應寄存器中.能用單脈沖按步演示運算全過程.
上傳時間: 2013-12-24
上傳用戶:bjgaofei
資源簡介:8位超前進位加法器 就是使各位的進位直接由加數(shù)和被加數(shù)來決定,而不需要依賴低位進位
上傳時間: 2016-04-25
上傳用戶:王小奇
資源簡介:簡述了V HDL 語言的功能及其特點,并以 8 位串行數(shù)字鎖設計為例,介紹了在Max + plus Ⅱ10. 2 開發(fā)軟件下,利用V HDL 硬件描述語言設 計數(shù)字邏輯電路的過程和方法。并設計了密碼鎖
上傳時間: 2013-12-23
上傳用戶:yimoney
資源簡介:用VHADL和Verilog HDL實現(xiàn)帶進位的8位加減法器。
上傳時間: 2016-07-12
上傳用戶:bruce
資源簡介:最高優(yōu)先級編碼器 8位相等比較器 三人表決器(三種不同的描述方式) 加法器描述
上傳時間: 2014-01-23
上傳用戶:xymbian
資源簡介:實現(xiàn)一位加法器的設計,假設輸入?yún)?shù)為A,B,則輸出為A,B的和
上傳時間: 2017-01-02
上傳用戶:baiom