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本文對(duì)基于ARM的可編程控制器進(jìn)行了研究。本文研制的可編程控制器配置簡(jiǎn)單，擴(kuò)展方便，抗干擾能力強(qiáng)，可靠性高。能夠采集4～20mA/0～5V的模擬量以及12路開關(guān)量；輸出1路-10～+10V、4路0～5V與2路0～20mA的模擬量以及8路開關(guān)量；能夠采集6路溫度信號(hào)：可以應(yīng)用于開關(guān)量的邏輯控制；能實(shí)現(xiàn)簡(jiǎn)單的PID控制：并配有RS232串行通信接口以及CAN總線通信接口，能滿足基本工業(yè)控制的要求。
標(biāo)簽：
ARM
可編程控制器
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2013-04-24
上傳用戶：LSPSL
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隨著電子技術(shù)和EDA技術(shù)的發(fā)展,大規(guī)模可編程邏輯器件PLD(Programmable Logic Device)、現(xiàn)場(chǎng)可編程門陣列FPGA(Field Programmable Gates Array)完全可以取代大規(guī)模集成電路芯片,實(shí)現(xiàn)計(jì)算機(jī)可編程接口芯片的功能,并可將若干接口電路的功能集成到一片PLD或FPGA中.基于大規(guī)模PLD或FPGA的計(jì)算機(jī)接口電路不僅具有集成度高、體積小和功耗低等優(yōu)點(diǎn),而且還具有獨(dú)特的用戶可編程能力,從而實(shí)現(xiàn)計(jì)算機(jī)系統(tǒng)的功能重構(gòu).該課題以Altera公司FPGA(FLEX10K)系列產(chǎn)品為載體,在MAX+PLUSⅡ開發(fā)環(huán)境下采用VHDL語言,設(shè)計(jì)并實(shí)現(xiàn)了計(jì)算機(jī)可編程并行接芯片8255的功能.設(shè)計(jì)采用VHDL的結(jié)構(gòu)描述風(fēng)格,依據(jù)芯片功能將系統(tǒng)劃分為內(nèi)核和外圍邏輯兩大模塊,其中內(nèi)核模塊又分為RORT A、RORT B、OROT C和Control模塊,每個(gè)底層模塊采用RTL(Registers Transfer Language)級(jí)描述,整體生成采用MAX+PLUSⅡ的圖形輸入法.通過波形仿真、下載芯片的測(cè)試,完成了計(jì)算機(jī)可編程并行接芯片8255的功能.
標(biāo)簽：
FPGA
計(jì)算機(jī)
可編程
外圍接口
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2013-06-08
上傳用戶：asddsd
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傳統(tǒng)PLC使用時(shí)會(huì)出現(xiàn)一些問題，如程序死循環(huán)、程序跑飛、需要龐大的編譯系統(tǒng)作支持和不能實(shí)現(xiàn)精確位置控制等等；而發(fā)展到OPENPLC后，這些問題依然存在。為了更好地解決這些問題，本文提出一種全新的可編程控制器現(xiàn)場(chǎng)集成技術(shù)，用FPGA來實(shí)現(xiàn)PLC的功能，拋棄傳統(tǒng)PLC“程序”的概念，以“硬件線路”來實(shí)現(xiàn)控制功能，不論在經(jīng)濟(jì)上還是在性能上都具有更大的優(yōu)勢(shì)。 本課題在對(duì)國內(nèi)外可編程控制器，重點(diǎn)是HardPLC的開發(fā)和應(yīng)用的進(jìn)展進(jìn)行概述和分析的基礎(chǔ)上，系統(tǒng)開展了HardPLC組成模塊原理及其仿真模擬的研究。本研究的主要貢獻(xiàn)為： 1.對(duì)比分析了CPLD和FPGA的性能特點(diǎn)，闡明了Xilinx公司FPGA芯片結(jié)構(gòu)的兩個(gè)創(chuàng)新概念，指出了其優(yōu)越性能的結(jié)構(gòu)基礎(chǔ)； 2.系統(tǒng)分析了用HardPLC實(shí)現(xiàn)控制系統(tǒng)時(shí)的一些通用模塊，對(duì)每個(gè)模塊的工作原理進(jìn)行了深入的探討，用VHDL語言建立了每個(gè)模塊的模型，在此基礎(chǔ)上進(jìn)行了仿真、綜合，為進(jìn)一步研究可編程控制器的現(xiàn)場(chǎng)集成奠定了基礎(chǔ)； 3.在仿真綜合的基礎(chǔ)上，用所建立的模型完成了特定邏輯控制系統(tǒng)的控制要求，充分展示了其實(shí)際應(yīng)用的可行性； 4.在分析Xilinx公司SPARTANII系列FPGA芯片配置模式的基礎(chǔ)上，確定了應(yīng)用于實(shí)際的基于CPLD控制的FPGA芯片SlaveParallel配置模式。 本課題研究建立的模型對(duì)于開發(fā)具有我國自主知識(shí)產(chǎn)權(quán)的HardPLC組成IP庫具有一定的理論意義；對(duì)特定系統(tǒng)的控制實(shí)現(xiàn)，充分展示了基于FPGA的可編程控制器現(xiàn)場(chǎng)集成技術(shù)可以廣泛應(yīng)用于工控領(lǐng)域，加大推廣力度和建立更多的IP庫，在許多應(yīng)用場(chǎng)合可以取代傳統(tǒng)的PLC控制系統(tǒng)，為工控領(lǐng)域提供高可靠、低價(jià)格、簡(jiǎn)單易操作的解決方案，這將帶來巨大的社會(huì)經(jīng)濟(jì)效益；所確定的FPGA芯片配置模式可廣泛應(yīng)用于對(duì)FPGA芯片配置數(shù)據(jù)的加載，在實(shí)踐生產(chǎn)中具有重要的實(shí)用價(jià)值。
標(biāo)簽：
FPGA
可編程控制器
集成技術(shù)
應(yīng)用研究
上傳時(shí)間：
2013-05-30
上傳用戶：dtvboyy
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DFT(離散傅立葉變換)作為將信號(hào)從時(shí)域轉(zhuǎn)換到頻域的基本運(yùn)算,在各種數(shù)字信號(hào)處理中起著核心作用
標(biāo)簽：
FPGA
FFT
擴(kuò)展
處理器
上傳時(shí)間：
2013-08-04
上傳用戶：wangdean1101
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ASIC對(duì)產(chǎn)品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對(duì)較低,運(yùn)算速度也受到限制.常規(guī)ASIC的硬件具有速度優(yōu)勢(shì)和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統(tǒng)硬件(CHW)相比,具有一定可配置特性的場(chǎng)可編程門陣列(FPGA)的出現(xiàn),使建立在可再配置硬件基礎(chǔ)上的進(jìn)化硬件(EHW)成為智能硬件電路設(shè)計(jì)的一種新方法.作為進(jìn)化算法和可編程器件技術(shù)相結(jié)合的產(chǎn)物,可重構(gòu)FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實(shí)現(xiàn)方法.論文認(rèn)為面向分類的專用類可重構(gòu)FPGA(ASR-FPGA)的研究,可使可重構(gòu)電路粒度劃分的針對(duì)性更強(qiáng)、設(shè)計(jì)更易實(shí)現(xiàn).論文研究的可重構(gòu)FPGA的BCH通訊糾錯(cuò)碼進(jìn)化電路是一類ASR-FPGA電路的具體方法,具有一定的實(shí)用價(jià)值.論文所做的工作主要包括:(1)BCH編譯碼電路的設(shè)計(jì)——求取實(shí)驗(yàn)用BCH碼的生成多項(xiàng)式和校驗(yàn)多項(xiàng)式及其相應(yīng)的矩陣并構(gòu)造實(shí)驗(yàn)用BCH碼;(2)建立基于可重構(gòu)FPGA的基核——構(gòu)造具有可重構(gòu)特性的硬件功能單元,以此作為可重構(gòu)BCH碼電路的設(shè)計(jì)基礎(chǔ);(3)構(gòu)造實(shí)現(xiàn)可重構(gòu)BCH糾錯(cuò)碼電路的方法——建立可重構(gòu)糾錯(cuò)碼硬件電路算法并進(jìn)行實(shí)驗(yàn)驗(yàn)證;(4)在可重構(gòu)糾錯(cuò)碼電路基礎(chǔ)上,構(gòu)造進(jìn)化硬件控制功能塊的結(jié)構(gòu),完成各進(jìn)化RLA控制模塊的驗(yàn)證和實(shí)現(xiàn).課題是將可重構(gòu)BCH碼的編譯碼電路的實(shí)現(xiàn)作為一類ASR-FPGA的研究目標(biāo),主要成果是根據(jù)可編程邏輯電路的特點(diǎn),選擇一種可編程樹的電路模型,并將它作為可重構(gòu)FPGA電路的基核T;通過對(duì)循環(huán)BCH糾錯(cuò)碼的構(gòu)造原理和電路結(jié)構(gòu)的研究,將基核模型擴(kuò)展為能滿足糾錯(cuò)碼電路需要的糾錯(cuò)碼基本功能單元T;以T作為再劃分的基本單元,對(duì)FPGA進(jìn)行"格式化",使T規(guī)則排列在FPGA上,通過對(duì)T的控制端的不同配置來實(shí)現(xiàn)糾錯(cuò)碼的各個(gè)功能單元;在可重構(gòu)基核的基礎(chǔ)上提出了糾錯(cuò)碼重構(gòu)電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進(jìn)化硬件描述語言,通過轉(zhuǎn)換為相應(yīng)的VHDL語言描述以實(shí)現(xiàn)硬件電路;采用RLA模型的有限狀態(tài)機(jī)FSM方式實(shí)現(xiàn)了可重構(gòu)糾錯(cuò)碼電路的EHW的各個(gè)控制功能塊.在實(shí)驗(yàn)方面,利用Xilinx FPGA開發(fā)系統(tǒng)中的VHDL語言和電路圖相結(jié)合的設(shè)計(jì)方法建立了循環(huán)糾錯(cuò)碼基核單元的可重構(gòu)模型,進(jìn)行循環(huán)糾錯(cuò)BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進(jìn)行了FPGA實(shí)現(xiàn).課題在研究模型上選取的是比較基本的BCH糾錯(cuò)碼電路,立足于解決基于可重構(gòu)FPGA核的設(shè)計(jì)的基本問題.課題的研究成果及其總結(jié)的一套ASR-FPGA進(jìn)化硬件電路的設(shè)計(jì)方法對(duì)實(shí)際的進(jìn)化硬件設(shè)計(jì)具有一定的實(shí)際指導(dǎo)意義,提出的基于專用類基核FPGA電路結(jié)構(gòu)的研究方法為新型進(jìn)化硬件的器件結(jié)構(gòu)的設(shè)計(jì)也可提供一種借鑒.
標(biāo)簽：
FPGA
可重構(gòu)
通訊
糾錯(cuò)
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2013-07-01
上傳用戶：myworkpost
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現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)具有開發(fā)周期短、成本小、風(fēng)險(xiǎn)低和現(xiàn)場(chǎng)可靈活配置等優(yōu)點(diǎn),可以在更短的時(shí)間實(shí)現(xiàn)更復(fù)雜的功能,使得基于FPGA的開發(fā)平臺(tái)的研究成為工業(yè)界和學(xué)術(shù)界日益關(guān)注的問題.基于FPGA的高集成度、高可靠性,可將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中,實(shí)現(xiàn)片上系統(tǒng),從而大大縮小其體積,因此以FPGA為代表的可編程邏輯器件應(yīng)用日益廣泛.在國外,FPGA技術(shù)發(fā)展與應(yīng)用已達(dá)到相當(dāng)高的程度;而在國內(nèi),FPGA技術(shù)發(fā)展仍處在起步階段,與國外相比還存在較大的差距.本文提出了一種FPGA通用接口開發(fā)平臺(tái)的設(shè)計(jì)思路,研制了一種FPGA快速實(shí)驗(yàn)開發(fā)裝置,對(duì)研制過程中遇到的軟、硬件問題加以歸納總結(jié),提高了系統(tǒng)運(yùn)行效率.分別研究了基于FPGA器件Altera公司的FLEX6000的字符型LCD、PC機(jī)ISA總線,基于FLEX10K的圖像點(diǎn)陣型LCD、PC機(jī)PCI總線接口中.最后通過一個(gè)通用實(shí)驗(yàn)裝置系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn),綜合上述應(yīng)用,介紹了FPGA實(shí)驗(yàn)系統(tǒng)的軟件開發(fā)環(huán)境,實(shí)現(xiàn)了基于FGPA的交通信號(hào)燈邏輯控制和電子鐘,研究了FPGA技術(shù)在通用接口控制器設(shè)計(jì)中的應(yīng)用.
標(biāo)簽：
FPGA
現(xiàn)場(chǎng)可編程
應(yīng)用研究
邏輯門
上傳時(shí)間：
2013-04-24
上傳用戶：龍飛艇
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進(jìn)入20世紀(jì)90年代后，隨著全球信息化、智能化、網(wǎng)絡(luò)化的發(fā)展，嵌入式系統(tǒng)技術(shù)獲得了前所未有的發(fā)展空間。 嵌入式系統(tǒng)的最大特點(diǎn)之_是其所具有的目的性或針對(duì)性，即每一套嵌入式系統(tǒng)的開發(fā)設(shè)計(jì)都有其特殊的應(yīng)用場(chǎng)合與特定功能，這也是嵌入式系統(tǒng)與通剛的計(jì)算機(jī)系統(tǒng)最主要的區(qū)別。由于嵌入式系統(tǒng)是為特定的目的而設(shè)計(jì)的，且常常受到體積、成本、功能、處理能力等各種條件的限制。因此，如果可以最大限度地提高應(yīng)用系統(tǒng)硬件上和軟件上的靈活性，就可以用最低的成本，最少的時(shí)間，快速的完成功能的轉(zhuǎn)換。 本課題的目的在于提出并設(shè)計(jì)一種基于ARM(Advanced RISC Machines)和CPLD(Complex Programmable Logic Device)的可擴(kuò)展功能嵌入式系統(tǒng)平臺(tái)，并完成了系統(tǒng)的硬件設(shè)計(jì)和PCI(Peripheral Component Interconnect)橋的固件設(shè)計(jì)。設(shè)計(jì)過程中采用美國ALTIUM公司的ALTIUM DESIGNER 6.0 EDA軟件開發(fā)了系統(tǒng)的硬件部分。在整個(gè)硬件開發(fā)環(huán)節(jié)中，充分采用高速PCB(Printed Circuit Board)的設(shè)計(jì)原則，并進(jìn)行全面的電路仿真試驗(yàn)，保證了硬件系統(tǒng)的高度可靠性。本系統(tǒng)承襲了ARM7系列處理器高性能、低功耗、低成本的優(yōu)點(diǎn)，并充分考慮到用戶的需要，擴(kuò)展了多種常用的外部設(shè)備接口以及藍(lán)牙無線接口等，為將米各種可能的應(yīng)用提供了完善的硬件基礎(chǔ)。概括總結(jié)起來本文具體工作如下： 1．完全自主設(shè)計(jì)了具有高擴(kuò)展性的基于LPC2292嵌入式處理器的嵌入式系統(tǒng)應(yīng)用開發(fā)平臺(tái)。基于該硬件平臺(tái)，可以實(shí)現(xiàn)許多基于ARM架構(gòu)處理器的嵌入式應(yīng)剛而無需對(duì)硬什系統(tǒng)作出大的改變，如多協(xié)議轉(zhuǎn)換器、CAN(Control Area Network)總線網(wǎng)關(guān)、以太網(wǎng)關(guān)、各種工業(yè)控制應(yīng)用等。并在具體的設(shè)計(jì)實(shí)踐中，總結(jié)出了嵌入式系統(tǒng)硬件平臺(tái)的設(shè)計(jì)原則及設(shè)計(jì)方法。 2．完成了基于CPLD的PCI橋接芯片的同什設(shè)計(jì)，在ARM硬件平臺(tái)上成功擴(kuò)展了PCI設(shè)備，成功解決了ARM處理器和PCI從設(shè)備之間通訊的問題。 3．完成了對(duì)所開發(fā)的嵌入式系統(tǒng)硬件平臺(tái)的測(cè)試工作，完成了基于AT89C51的PCI測(cè)試卡軟硬件設(shè)計(jì)。基于此測(cè)試卡，可以實(shí)現(xiàn)對(duì)系統(tǒng)中的PCI通訊功能進(jìn)行有效測(cè)試，以保證整個(gè)硬件系統(tǒng)正常、高效、穩(wěn)定地運(yùn)行。本系統(tǒng)的設(shè)計(jì)完成，使其可以作為嵌入式應(yīng)用的二次開發(fā)或?qū)嶒?yàn)平臺(tái)，用于工業(yè)產(chǎn)品開發(fā)及高校相關(guān)專業(yè)的實(shí)踐教學(xué)。
標(biāo)簽：
CPLD
ARM
擴(kuò)展
嵌入式系統(tǒng)設(shè)計(jì)
上傳時(shí)間：
2013-05-22
上傳用戶：sztfjm
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可編程邏輯芯片特別是現(xiàn)場(chǎng)可編程門陣列(Field-Programmable Gate Array，F(xiàn)PGA)芯片的快速發(fā)展，使得新的芯片能夠根據(jù)具體應(yīng)用動(dòng)態(tài)地調(diào)整結(jié)構(gòu)以獲得更好的性能，這類芯片稱為動(dòng)態(tài)可重構(gòu)FPGA芯片(Dynamically ReconfigurableFPGA，DRFPGA)。然而，使用這類芯片構(gòu)建的可重構(gòu)系統(tǒng)在實(shí)際應(yīng)用前還有許多問題需要解決。一個(gè)基本的問題就是動(dòng)態(tài)可重構(gòu)FPGA芯片中的可重構(gòu)功能單元(Reconfigurable Functional Unit，RFU)的模塊布局問題和模塊間的布線問題。 本文從基本的FPGA芯片結(jié)構(gòu)和CAD算法談起，介紹了可重構(gòu)計(jì)算的概念，建立了可重構(gòu)計(jì)算系統(tǒng)模型和動(dòng)態(tài)可重構(gòu)FPGA芯片模型，在此模型上提出一個(gè)基于劃分和時(shí)延驅(qū)動(dòng)的在線布局算法，和一個(gè)基于Pathfinder協(xié)商擁塞算法的布線算法，來解決動(dòng)態(tài)可重構(gòu)FPGA芯片的布局和布線問題。由硬件描述語言(Hardware Description Language，HDL)描述的電路首先被劃分成有限數(shù)目的層，然后將這些電路層布局到芯片的每一層，同時(shí)確保關(guān)鍵路徑的時(shí)延最小。實(shí)驗(yàn)結(jié)果表明，布局算法與傳統(tǒng)的布局算法(或者文獻(xiàn)[37]中的算法)相比，在時(shí)延上平均減少27％，在線長上平均減少34％(或者11％)，在運(yùn)行時(shí)間上平均減少42％(或者97％)。布線算法與傳統(tǒng)的布線算法相比，能夠?qū)⒕€長降低26％，將水平通道寬度降低27％，顯示出較高的性能。
標(biāo)簽：
FPGA
動(dòng)態(tài)可重構(gòu)
布局布線
算法研究
上傳時(shí)間：
2013-05-24
上傳用戶：Neoemily
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隨著圖像處理技術(shù)和投影技術(shù)的不斷發(fā)展，人們對(duì)高沉浸感的虛擬現(xiàn)實(shí)場(chǎng)景提出了更高的要求，這種虛擬顯示的場(chǎng)景往往由多通道的投影儀器同時(shí)在屏幕上投影出多幅高清晰的圖像，再把這些單獨(dú)的圖像拼接在一起組成一幅大場(chǎng)景的圖像。而為了給人以逼真的效果，投影的屏幕往往被設(shè)計(jì)為柱面屏幕，甚至是球面屏幕。當(dāng)圖像投影在柱面屏幕的時(shí)候就會(huì)發(fā)生幾何形狀的變化，而避免這種幾何變形的就是圖像拼接過程中的幾何校正和邊緣融合技術(shù)。 一個(gè)大場(chǎng)景可視化系統(tǒng)由投影機(jī)、投影屏幕、圖像融合機(jī)等主要模塊組成。在虛擬現(xiàn)實(shí)應(yīng)用系統(tǒng)中，要實(shí)現(xiàn)高臨感的多屏幕無縫拼接以及曲面組合顯示，顯示系統(tǒng)還需要運(yùn)用幾何數(shù)字變形及邊緣融合等圖像處理技術(shù)，實(shí)現(xiàn)諸如在平面、柱面、球面等投影顯示面上顯示圖像。而關(guān)鍵設(shè)備在于圖像融合機(jī)，它實(shí)時(shí)采集圖形服務(wù)器，或者PC的圖像信號(hào)，通過圖像處理模塊對(duì)圖像信息進(jìn)行幾何校正和邊緣融合，在處理完成后再送到顯示設(shè)備。 本課題提出了一種基于FPGA技術(shù)的圖像處理系統(tǒng)。該系統(tǒng)實(shí)現(xiàn)圖像數(shù)據(jù)的AiD采集、圖像數(shù)據(jù)在SRAM以及SDRAM中的存取、圖像在FPGA內(nèi)部的DSP運(yùn)算以及圖像數(shù)據(jù)的D/A輸出。系統(tǒng)設(shè)計(jì)的核心部分在于系統(tǒng)的控制以及數(shù)字信號(hào)的處理。本課題采用XilinxVirtex4系列FPGA作為主處理芯片，并利用VerilogHDL硬件描述語言在FPGA內(nèi)部設(shè)計(jì)了A/D模塊、D/A模塊、SRAM、SDRAM以及ARM處理器的控制器邏輯。 本課題在FPGA圖像處理系統(tǒng)中設(shè)計(jì)了一個(gè)ARM處理器模塊，用于上電時(shí)對(duì)系統(tǒng)在圖像變化處理時(shí)所需參數(shù)進(jìn)行傳遞，并能實(shí)時(shí)從上位機(jī)更新參數(shù)。該設(shè)計(jì)在提高了系統(tǒng)性能的同時(shí)也便于系統(tǒng)擴(kuò)展。 本文首先介紹了圖像處理過程中的幾何變化和圖像融合的算法，接著提出了系統(tǒng)的設(shè)計(jì)方案及模塊劃分，然后圍繞FPGA的設(shè)計(jì)介紹了SDRAM控制器的設(shè)計(jì)方法，最后介紹了ARM處理器的接口及外圍電路的設(shè)計(jì)。
標(biāo)簽：
圖像融合
可視化
上傳時(shí)間：
2013-04-24
上傳用戶：1047385479
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基于AD9833的高精度可編程波形發(fā)生器系統(tǒng)設(shè)計(jì):介紹一種基于AD9833的高精度可編程波形發(fā)生器系統(tǒng)解決方案，該系統(tǒng)具有可編程設(shè)置、波形頻率和峰峰值等功能，從而解決DDS輸出波形峰峰值不能直接
標(biāo)簽：
9833
AD
高精度
可編程
上傳時(shí)間：
2013-04-24
上傳用戶：ecooo
