Keil C51使用詳解Keil C51 是美國Keil Software 公司出品的51 系列兼容單片機C 語言軟件開發系統，與匯編相比，C 語言在功能上、結構性、可讀性、可維護性上有明顯的優勢，因而易學易用。用過匯編語言后再使用C 來開發，體會更加深刻。Keil C51 軟件提供豐富的庫函數和功能強大的集成開發調試工具，全Windows界面。另外重要的一點，只要看一下編譯后生成的匯編代碼，就能體會到Keil C51生成的目標代碼效率非常之高，多數語句生成的匯編代碼很緊湊，容易理解。在開發大型軟件時更能體現高級語言的優勢。下面詳細介紹 Keil C51 開發系統各部分功能和使用。第二節 Keil C51 單片機軟件開發系統的整體結構C51 工具包的整體結構，如圖(1)所示，其中uVision 與Ishell 分別是C51 forWindows 和for Dos 的集成開發環境(IDE)，可以完成編輯、編譯、連接、調試、仿真等整個開發流程。開發人員可用IDE 本身或其它編輯器編輯C 或匯編源文件。然后分別由C51 及A51 編譯器編譯生成目標文件(.OBJ)。目標文件可由LIB51 創建生成庫文件，也可以與庫文件一起經L51 連接定位生成絕對目標文件(.ABS)。ABS 文件由OH51 轉換成標準的Hex 文件，以供調試器dScope51 或tScope51 使用進行源代碼級調試，也可由仿真器使用直接對目標板進行調試，也可以直接寫入程序存貯器如EPROM 中。圖(1) C51 工具包整體結構圖第三節 Keil C51 工具包的安裝81. C51 for Dos在 Windows 下直接運行軟件包中DOS\C51DOS.exe 然后選擇安裝目錄即可。完畢后欲使系統正常工作須進行以下操作(設C:\C51 為安裝目錄)：修改 Autoexec.bat，加入path=C:\C51\BinSet C51LIB=C:\C51\LIBSet C51INC=C:\C51\INC然后運行Autoexec.bat2. C51 for Windows 的安裝及注意事項：在 Windows 下運行軟件包中WIN\Setup.exe，最好選擇安裝目錄與C51 for Dos相同，這樣設置最簡單(設安裝于C:\C51 目錄下)。然后將軟件包中crack 目錄中的文件拷入C:\C51\Bin 目錄下。第四節 Keil C51 工具包各部分功能及使用簡介1. C51 與A51(1) C51C51 是C 語言編譯器，其使用方法為：C51 sourcefile[編譯控制指令]或者 C51 @ commandfile其中 sourcefile 為C 源文件(.C)。大量的編譯控制指令完成C51 編譯器的全部功能。包控C51 輸出文件C.LST，.OBJ，.I 和.SRC 文件的控制。源文件(.C)的控制等，詳見第五部分的具體介紹。而 Commandfile 為一個連接控制文件其內容包括：.C 源文件及各編譯控制指令，它沒有固定的名字，開發人員可根據自己的習慣指定，它適于用控制指令較多的場合。(2) A51A51 是匯編語言編譯器，使用方法為：9A51 sourcefile[編譯控制指令]或 A51 @ commandfile其中sourcefile 為匯編源文件(.asm或.a51)，而編譯控制指令的使用與其它匯編如ASM語言類似，可參考其他匯編語言材料。Commandfile 同C51 中的Commandfile 類似，它使A51 使用和修改方便。2. L51 和BL51(1) L51L51 是Keil C51 軟件包提供的連接/定位器，其功能是將編譯生成的OBJ 文件與庫文件連接定位生成絕對目標文件(.ABS)，其使用方法為：L51 目標文件列表[庫文件列表] [to outputfile] [連接控制指令]或 L51 @Commandfile源程序的多個模塊分別經 C51 與A51 編譯后生成多個OBJ 文件，連接時，這些文件全列于目標文件列表中，作為輸入文件，如果還需與庫文件(.LiB)相連接，則庫文件也必須列在其后。outputfile 為輸文件名，缺少時為第一模塊名，后綴為.ABS。連接控制指令提供了連接定位時的所有控制功能。Commandfile 為連接控制文件，其具體內容是包括了目標文件列表，庫文件列表及輸出文件、連接控制命令，以取代第一種繁瑣的格式，由于目標模塊庫文件大多不止1 個，因而第2 種方法較多見，這個文件名字也可由使用者隨意指定。(2) Bl51BL51 也是C51 軟件包的連接/定位器，其具有L51 的所有功能，此外它還具有以下3 點特別之處：a. 可以連接定位大于64kBytes 的程序。b. 具有代碼域及域切換功能(CodeBanking & Bank Switching)c. 可用于RTX51 操作系統RTX51 是一個實時多任務操作系統，它改變了傳統的編程模式，甚至不必用main( )函數，單片機系統軟件向RTOS 發展是一種趨勢，這種趨勢對于186 和38610及68K 系列CPU 更為明顯和必須，對8051 因CPU 較為簡單，程序結構等都不太復雜，RTX51 作用顯得不太突出，其專業版軟件PK51 軟件包甚至不包括RTX51Full，而只有一個RTX51TINY 版本的RTOS。RTX51 TINY 適用于無外部RAM 的單片機系統，因而可用面很窄，在本文中不作介紹。Bank switching 技術因使用很少也不作介紹。3. DScope51，Tscope51 及Monitor51(1) dScope51dScope51 是一個源級調試器和模擬器，它可以調試由C51 編譯器、A51 匯編器、PL/M-51 編譯器及ASM－51 匯編器產生的程序。它不需目標板（for windows 也可通過mon51 接目標板），只能進行軟件模擬，但其功能強大，可模擬CPU 及其外圍器件，如內部串口，外部I/O 及定時器等，能對嵌入式軟件功能進行有效測試。
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單片機音樂中音調和節拍的確定方法:調號-音樂上指用以確定樂曲主音高度的符號。很明顯一個八度就有12個半音。A、B、C、D、E、F、G。經過聲學家的研究，全世界都用這些字母來表示固定的音高。比如，A這個音，標準的音高為每秒鐘振動440周。 升C調：1＝#C，也就是降D調：1＝BD；277（頻率）升D調：1＝#D，也就是降E調：1＝BE；311升F調：1＝#F，也就是降G調：1＝BG；369升G調：1＝#G，也就是降A調：1＝BA；415升A調：1＝#A，也就是降B調：1＝BB。466,C 262 #C277 D 294 #D(bE)311 E 330 F 349 #F369 G 392 #G415A 440. #A466 B 494 所謂1＝A，就是說，這首歌曲的“導”要唱得同A一樣高，人們也把這首歌曲叫做A調歌曲，或叫“唱A調”。1＝C，就是說，這首歌曲的“導”要唱得同C一樣高，或者說“這歌曲唱C調”。同樣是“導”，不同的調唱起來的高低是不一樣的。各調的對應的標準頻率為： 單片機演奏音樂時音調和節拍的確定方法 經常看到一些剛學單片機的朋友對單片機演奏音樂比較有興趣，本人也曾是這樣。在此，本人將就這方面的知識做一些簡介，但愿能對單片機演奏音樂比較有興趣而又不知其解的朋友能有所啟迪。 一般說來，單片機演奏音樂基本都是單音頻率，它不包含相應幅度的諧波頻率，也就是說不能象電子琴那樣能奏出多種音色的聲音。因此單片機奏樂只需弄清楚兩個概念即可，也就是“音調”和“節拍”。音調表示一個音符唱多高的頻率，節拍表示一個音符唱多長的時間。 在音樂中所謂“音調”，其實就是我們常說的“音高”。在音樂中常把中央C上方的A音定為標準音高，其頻率f=440Hz。當兩個聲音信號的頻率相差一倍時，也即f2=2f1時，則稱f2比f1高一個倍頻程, 在音樂中1（do）與 ，2（來）與 ……正好相差一個倍頻程，在音樂學中稱它相差一個八度音。在一個八度音內，有12個半音。以1—i八音區為例， 12個半音是：1—＃1、＃1—2、2—＃2、＃2—3、3—4、4—＃4，＃4—5、5一＃5、＃5—6、6—＃6、＃6—7、7—i。這12個音階的分度基本上是以對數關系來劃分的。如果我們只要知道了這十二個音符的音高，也就是其基本音調的頻率，我們就可根據倍頻程的關系得到其他音符基本音調的頻率。 知道了一個音符的頻率后，怎樣讓單片機發出相應頻率的聲音呢？一般說來，常采用的方法就是通過單片機的定時器定時中斷，將單片機上對應蜂鳴器的I/O口來回取反，或者說來回清零，置位，從而讓蜂鳴器發出聲音，為了讓單片機發出不同頻率的聲音，我們只需將定時器予置不同的定時值就可實現。那么怎樣確定一個頻率所對應的定時器的定時值呢？以標準音高A為例： A的頻率f = 440 Hz,其對應的周期為：T = 1/ f = 1/440 =2272μs 由上圖可知,單片機上對應蜂鳴器的I/O口來回取反的時間應為：t = T/2 = 2272/2 = 1136μs這個時間t也就是單片機上定時器應有的中斷觸發時間。一般情況下，單片機奏樂時，其定時器為工作方式1，它以振蕩器的十二分頻信號為計數脈沖。設振蕩器頻率為f0，則定時器的予置初值由下式來確定： t = 12 *（TALL – THL）/ f0 式中TALL = 216 = 65536,THL為定時器待確定的計數初值。因此定時器的高低計數器的初值為： TH = THL / 256 = ( TALL – t* f0/12) / 256 TL = THL % 256 = ( TALL – t* f0/12) %256 將t=1136μs代入上面兩式（注意：計算時應將時間和頻率的單位換算一致），即可求出標準音高A在單片機晶振頻率f0=12Mhz，定時器在工作方式1下的定時器高低計數器的予置初值為 ： TH440Hz = (65536 – 1136 * 12/12) /256 = FBH TL440Hz = (65536 – 1136 * 12/12)%256 = 90H根據上面的求解方法，我們就可求出其他音調相應的計數器的予置初值。 音符的節拍我們可以舉例來說明。在一張樂譜中，我們經常會看到這樣的表達式，如1=C 、1=G …… 等等，這里1=C,1=G表示樂譜的曲調，和我們前面所談的音調有很大的關聯， 、 就是用來表示節拍的。以 為例加以說明，它表示樂譜中以四分音符為節拍，每一小結有三拍。比如： 其中1 、2 為一拍，3、4、5為一拍，6為一拍共三拍。1 、2的時長為四分音符的一半，即為八分音符長，3、4的時長為八分音符的一半，即為十六分音符長，5的時長為四分音符的一半，即為八分音符長，6的時長為四分音符長。那么一拍到底該唱多長呢？一般說來，如果樂曲沒有特殊說明，一拍的時長大約為400—500ms 。我們以一拍的時長為400ms為例，則當以四分音符為節拍時，四分音符的時長就為400ms，八分音符的時長就為200ms，十六分音符的時長就為100ms。可見，在單片機上控制一個音符唱多長可采用循環延時的方法來實現。首先，我們確定一個基本時長的延時程序，比如說以十六分音符的時長為基本延時時間，那么，對于一個音符，如果它為十六分音符，則只需調用一次延時程序，如果它為八分音符，則只需調用二次延時程序，如果它為四分音符，則只需調用四次延時程序，依次類推。通過上面關于一個音符音調和節拍的確定方法，我們就可以在單片機上實現演奏音樂了。具體的實現方法為：將樂譜中的每個音符的音調及節拍變換成相應的音調參數和節拍參數，將他們做成數據表格，存放在存儲器中，通過程序取出一個音符的相關參數，播放該音符，該音符唱完后，接著取出下一個音符的相關參數……，如此直到播放完畢最后一個音符，根據需要也可循環不停地播放整個樂曲。另外，對于樂曲中的休止符，一般將其音調參數設為FFH，FFH，其節拍參數與其他音符的節拍參數確定方法一致，樂曲結束用節拍參數為00H來表示。下面給出部分音符（三個八度音）的頻率以及以單片機晶振頻率f0=12Mhz，定時器在工作方式1下的定時器高低計數器的予置初值 ： C調音符 頻率Hz 262 277 293 311 329 349 370 392 415 440 466 494TH/TL F88B F8F2 F95B F9B7 FA14 FA66 FAB9 FB03 FB4A FB8F FBCF FC0BC調音符 1 1# 2 2# 3 4 4# 5 5# 6 6# 7頻率Hz 523 553 586 621 658 697 739 783 830 879 931 987TH/TL FC43 FC78 FCAB FCDB FD08 FD33 FD5B FD81 FDA5 FDC7 FDE7 FE05C調音符 頻率Hz 1045 1106 1171 1241 1316 1393 1476 1563 1658 1755 1860 1971TH/TL FB21 FE3C FE55 FE6D FE84 FE99 FEAD FEC0 FE02 FEE3 FEF3 FF02
上傳時間： 2013-10-20
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2013-11-23
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隨著數字電視機頂盒接收節目的增加，條件接收顯得越來越重要，但是在實際情況下，一個發射塔會供給許多區域接收節目，而具體的區域應有具體的區域限制，智能卡也應有區域性的選擇解擾。本文提出了一種在NIT表中添加描述子以確定具體區域，解擾該區域特定節目的方法，實際應用證明，該方法操作簡單，修改容易，實用性較強。
上傳時間： 2013-12-18
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針對微型四旋翼飛行器非線性動力學模型下姿態穩定和速度跟蹤控制問題，基于全局快速終端滑模控制（TSMC-terminal sliding mode control）方法研究了控制器設計。通過引入等價控制輸入，將姿態控制通道解耦并分別設計了姿態穩定TSMC控制器。對速度跟蹤和高度跟蹤控制，在保證高度跟蹤控制穩定的基礎上設計了保證速度跟蹤的耦合控制器。姿態穩定和速度跟蹤仿真驗證了設計控制器的性能。
上傳時間： 2013-10-23
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徹底理解指針的概念及使用方法，C語言指針詳解。
上傳時間： 2013-11-09
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《雙色圖文詳解三極管及應用電路》首先介紹了電子技術的學習方法和電子元器件知識的學習重點，然后詳細地介紹了三極管的基礎知識和應用電路，重點介紹了三極管直流電路、單級放大器和負反饋放大器的電路特性，最后介紹了三極管的檢測方法。
上傳時間： 2013-10-20
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
上傳用戶：cppersonal
根據紅外遙控芯片BA5104的編碼格式，探討使用AVR單片機ATmega16進行軟件解碼的兩種方法：外部中斷解碼法和輸入捕獲功能解碼法。詳細闡述這兩種解碼方法的思路，并給出相應的解碼中斷服務子程序。分析這2種解碼方法的優缺點，得出輸入捕獲功能解碼法比外部中斷解碼法效率更高、解出的遙控碼更穩定、可靠的結論。
上傳時間： 2013-11-21
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有關此程序的功能請見程序中的幫助菜單程序難點1：創建Windows xp中按鈕樣式解決方法：使用標簽控件與形狀控件一起形成此樣式此方法缺點：由于標簽沒有TAB事件，所以不能使用鍵盤控制按鈕。此缺點解方法：截取鍵盤事件，以響應TAB事件（時間有限，沒有實現）程序難點2:實時與分時混合應用解決方法：置一FOR循環在TIMER中，先判斷并響應時實進程，再置另一當循環在TIMER中，無時實時再執行分時進程。程序難點3：分頁式內存管理的調度方式解決方法：具體方法見程序中的注釋。程序難點4:基于優先級的調度方式解決方法：使用雙重當循環，第一層判斷優先級，第二層判斷執行進程.此程序不足之處：不能響應鍵盤事件，沒有程序的等待狀態，由于LIST控件的先天不足進程列表看上去有點閃爍。當然程序的等待狀態可以隨機產生但由于沒有太多時間專注于此，只好等以后再完善了。希望大家指出不足之處!
上傳時間： 2015-03-12
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