現(xiàn)代雷達系統(tǒng)廣泛采用脈沖壓縮技術(shù)，用以解決作用距離與分辨能力之間的矛盾。脈沖壓縮是指雷達通過發(fā)射寬脈沖，保證足夠的最大作用距離，而接收時，采用相應(yīng)的脈沖壓縮法獲得窄脈沖以提高距離分辨率的過程。同時，數(shù)字信號處理技術(shù)的迅猛發(fā)展和廣泛應(yīng)用，為雷達脈沖壓縮處理的數(shù)字化實現(xiàn)提供了可能。 本文主要研究雷達多波形頻域數(shù)字脈沖壓縮系統(tǒng)的硬件系統(tǒng)實現(xiàn)。在匹配濾波理論的指導(dǎo)下，成功研制了基于FPGAEP1K100QC208-1和4片高性能ADSP21160M的多波形頻域數(shù)字脈沖壓縮系統(tǒng)。該系統(tǒng)可處理時寬在42μs以內(nèi)、帶寬在5MHz以下的線性調(diào)頻信號(LFM)，非線性調(diào)頻信號(NLFM)和Taylor四相碼信號，且技術(shù)指標(biāo)完全滿足實用系統(tǒng)的設(shè)計要求。 本文完成的主要工作和創(chuàng)新之處有：(1)基于雙通道模數(shù)轉(zhuǎn)換器AD10242設(shè)計高精度數(shù)據(jù)采集電路，為整個脈壓系統(tǒng)的工作提供必要的條件。完成了前端模擬信號輸入電路的優(yōu)化和差分輸入時鐘的產(chǎn)生，以實現(xiàn)高精度采樣。 (2)根據(jù)協(xié)議和脈壓系統(tǒng)的工作要求，以基于FPGAEP1K100QC208完成系統(tǒng)控制，使整個脈壓系統(tǒng)正確穩(wěn)定地工作。同時以該FPGA生成雙口RAM，實現(xiàn)數(shù)據(jù)暫存，以匹配采樣速率和脈壓系統(tǒng)頻率。 (3)設(shè)計基于4片高性能ADSP21160M的緊耦合并行處理系統(tǒng)，以完成多波形頻域數(shù)字脈沖壓縮的全部運算工作。4片DSP共享外部總線，且各DSP以鏈路口互連，進行數(shù)據(jù)通信。各DSP還使用一個鏈路口連接到接口板DSP，將脈壓結(jié)果送出。 (4)以一片ADSP21160M和一片EP1K100QC208為核心，設(shè)計輸出板電路，完成數(shù)據(jù)對齊、求模和數(shù)據(jù)向下一級的輸出，并產(chǎn)生模擬輸出。 (5)調(diào)試并改進處理板和輸出板。
標(biāo)簽： FPGA DSP 多波形 壓縮系統(tǒng)
上傳時間： 2013-06-11
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自適應(yīng)濾波器的硬件實現(xiàn)一直是自適應(yīng)信號處理領(lǐng)域研究的熱點。隨著電子技術(shù)的發(fā)展，數(shù)字系統(tǒng)功能越來越強大，對器件的響應(yīng)速度也提出更高的要求。 本文針對用通用DSP 芯片實現(xiàn)的自適應(yīng)濾波器處理速度低和用HDL語言編寫底層代碼用FPGA實現(xiàn)的自適應(yīng)濾波器開發(fā)效率低的缺點，提出了一種基于DSP Builder系統(tǒng)建模的設(shè)計方法。以隨機2FSK信號作為研究對象，首先在matlab上編寫了LMS去噪自適應(yīng)濾波器的點M文件，改變自適應(yīng)參數(shù)，進行了一系列的仿真，對算法迭代步長、濾波器的階數(shù)與收斂速度和濾波精度進行了研究，得出了最佳自適應(yīng)參數(shù)，即迭代步長μ=0.0057，濾波器階數(shù)m=8，為硬件實現(xiàn)提供了參考。 然后，利用最新DSP Builder工具建立了基于LMS算法的8階2FSK信號去噪自適應(yīng)濾波器的模型，結(jié)合多種EDA工具，在EPFlOKl00EQC208-1器件上設(shè)計出了最高數(shù)據(jù)處理速度為36.63MHz的8階LMS自適應(yīng)濾波器，其速度是文獻[3]通過編寫底層VHDL代碼設(shè)計的8階自適應(yīng)濾波器數(shù)據(jù)處理速度7倍多，是文獻[50]采用DSP通用處理器TMS320C54X設(shè)計的8階自適應(yīng)濾波器處理速度25倍多，開發(fā)效率和器件性能都得到了大大地提高，這種全新的設(shè)計理念與設(shè)計方法是EDA技術(shù)的前沿與發(fā)展方向。 最后，采用異步FIFO技術(shù)，設(shè)計了高速采樣自適應(yīng)濾波系統(tǒng)，完成了對雙通道AD器件AD9238與自適應(yīng)濾波器的高速匹配控制，在QuartusⅡ上進行了仿真，給出了系統(tǒng)硬件實現(xiàn)的原理框圖，并將采樣濾波控制器與異步FIF0集成到同一芯片上，既能有效降低高頻可能引起的干擾又降低了系統(tǒng)的成本。
標(biāo)簽： FPGA 高速采樣 自適應(yīng)濾波
上傳時間： 2013-06-01
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隨著ASIC設(shè)計規(guī)模的增長，功能驗證已成為整個開發(fā)周期的瓶頸。傳統(tǒng)的基于軟件模擬和硬件仿真的邏輯驗證方法已難以滿足應(yīng)用的要求，基于FPGA組的原型驗證方法能有效縮短系統(tǒng)的開發(fā)周期，可提供更快更全面的驗證。由于FPGA芯片容量的增加跟不上ASIC設(shè)計規(guī)模的增長，單芯片已無法容納整個設(shè)計，所以常常需要對設(shè)計進行邏輯分割，將子邏輯塊映射到FPGA陣列中。 本文對邏輯驗證系統(tǒng)的可配置互連結(jié)構(gòu)和ASIC邏輯分割算法進行了深入的研究，提出了FPGA陣列的非對稱可配置互連結(jié)構(gòu)。與現(xiàn)有的對稱互連結(jié)構(gòu)相比，該結(jié)構(gòu)能提供更多的互連通道，可實現(xiàn)對I/O數(shù)量、電平類型和互連路徑的靈活配置。 本文對邏輯分割算法進行了較深入的研究。針對現(xiàn)有的兩類分割算法存在的不足，提出并實現(xiàn)了基于設(shè)計模塊的邏輯分割算法，該算法有三個重要特征：1)基于設(shè)計代碼；2)以模塊作為邏輯分割的最小單位；3)使用模塊資源信息指導(dǎo)邏輯分割過程，避免了設(shè)計分割過程的盲目性，簡化了邏輯分割過程。 本文還對并行邏輯分割方法進行了研究，提出了兩種基于不同任務(wù)分配策略的并行分割算法，并對其進行了模擬和性能分析；驗證了采用并行方案對ASIC邏輯進行分割和映射的可行性。 最后基于改進的芯片互連結(jié)構(gòu)，使用原型系統(tǒng)驗證方法對某一大規(guī)模ASIC設(shè)計進行了邏輯分割和功能驗證。實驗結(jié)果表明，使用改進后的FPGA陣列互連結(jié)構(gòu)可以更方便和快捷地實現(xiàn)ASIC設(shè)計的分割和驗證，不但能顯著提高芯片間互連路徑的利用率，而且能給邏輯分割乃至整個驗證過程提供更好的支持，滿足現(xiàn)在和將來大規(guī)模ASIC邏輯驗證的需求。
標(biāo)簽： FPGA ASIC 邏輯 驗證技術(shù)
上傳時間： 2013-06-12
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相位激光測距是一種高精度的距離測量技術(shù)，隨著電子器件和信號處理技術(shù)的發(fā)展，這種測距技術(shù)在軍用和民用領(lǐng)域必將得到更為廣泛的研究和應(yīng)用。本文介紹了一種基于FPGA嵌入式技術(shù)的相位激光測距系統(tǒng)，該系統(tǒng)采用先進的FPGA技術(shù)，實現(xiàn)了調(diào)制信號產(chǎn)生、信息控制與處理三個模塊的整合，解決了傳統(tǒng)相位激光測距所難以克服的弱點。 文中闡述了激光測距和調(diào)制信號源的基本原理，分析了影響測距精度的因素，指出應(yīng)用DDS技術(shù)可以實現(xiàn)寬帶、高精度的調(diào)制信號輸出，說明了引起DDS輸出信號雜散的原因和解決的辦法。分析了應(yīng)用FFT運算實現(xiàn)信號相位提取的基本原理及設(shè)計方法，采用這種檢相技術(shù)，可以極大地提高測相精度與靈敏度。提出了基于FPGA嵌入式系統(tǒng)的相位式激光測距機的整體設(shè)計，并就各部分進行了詳細的分析與設(shè)計。介紹了激光測距系統(tǒng)的外圍電路和基于QuartusⅡ集成軟件平臺的部分硬件電路的設(shè)計，并對其中的設(shè)計進行了仿真和驗證，總結(jié)提出了對系統(tǒng)今后的進一步改進和完善的思路。
標(biāo)簽： FPGA 嵌入式系統(tǒng) 激光測距機
上傳時間： 2013-06-28
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本文研究了在復(fù)雜背景下紅外圖像的背景和噪聲抑制算法，并且完成了硬件實現(xiàn)，主要包括以下內(nèi)容： 1.通過對實際紅外圖像的背景和噪聲特性的研究分析，設(shè)計改進了一種基于加權(quán)廣義次序統(tǒng)計濾波器的背景抑制的算法。紅外圖像的噪聲通常為脈沖噪聲，具有高頻特性；而紅外圖像的背景變換比較緩慢，其頻譜成分多集中在低頻區(qū)域，所以本文在對圖像特性分析的基礎(chǔ)上，設(shè)計改進了基于加權(quán)廣義次序統(tǒng)計濾波器的背景抑制的算法。在對采集的起伏背景紅外圖像進行背景抑制后，用全局門限可以有效的分割出目標(biāo)信息，輸出包含目標(biāo)信息的二值化圖像，為后續(xù)處理提供數(shù)據(jù)。但是出于更復(fù)雜背景條件下算法有效性的目的，深入討論了局部自適應(yīng)門限分割算法的設(shè)計。 2.在實時信號處理系統(tǒng)中，底層的圖像預(yù)處理算法目前難以用軟件實現(xiàn)；但是其運算結(jié)構(gòu)相對比較簡單，適于用FPGA進行硬件實現(xiàn)。本文對算法的FPGA設(shè)計作了較為深入地研究，同時介紹了算法的VHDL實現(xiàn)，利用模塊化的優(yōu)點對算法分模塊設(shè)計，對各個模塊的實現(xiàn)作了詳細介紹。 3.完成了紅外成像制導(dǎo)系統(tǒng)的預(yù)處理部分硬件電路設(shè)計，對FPGA中預(yù)處理算法的處理結(jié)果進行了驗證。通過算法在硬件上的實現(xiàn)，證明了算法的有效性。
標(biāo)簽： FPGA 紅外成像 制導(dǎo) 數(shù)據(jù)
上傳時間： 2013-07-02
上傳用戶：釣鰲牧馬
隨著國民經(jīng)濟的飛速發(fā)展，傳統(tǒng)的電機已無法滿足當(dāng)前工程的要求，其作用也由過去簡單的起停控制、提供動力上升到要求對其速度、位置、轉(zhuǎn)矩等進行精確的控制，并能實現(xiàn)快速加速、減速、反轉(zhuǎn)以及準(zhǔn)確停止等，使被驅(qū)動的機械運動符合于集的要求。在集成電路、現(xiàn)代電子技術(shù)及控制理論飛速發(fā)展的今天，電機控制技術(shù)也得到了飛快的發(fā)展，電機控制器也由模擬分立元件構(gòu)成的電路向數(shù)模混合、全數(shù)字方向發(fā)展。本論文主要研究了FPGA芯片在電機控制器中的應(yīng)用。 論文首先對無刷直流電機系統(tǒng)進行了綜合性論述。對系統(tǒng)的組成、及系統(tǒng)中主要部分：如位置傳感器、逆變器和功率器件、供電直流電源進行了較詳細的說明；并且提出了與本研究相關(guān)的控制機理和實施方案。 其次，論文對FPGA芯片的特點及配置電路、以及以FPGA-FLEX10K10為核心的控制器電路的組成進行了較詳細的論述；同時對超高速集成電路硬件描述語言(VHDL)的特點和應(yīng)用進行了研究；并提出了應(yīng)用FPGA芯片對電機速度進行控制的系統(tǒng)構(gòu)成及工作原理。 論文還對FPGA芯片與DSP芯片共同完成電機控制的方案進行了論述，利用ALTERA公司的FPGA芯片完成了電機控制器的設(shè)計、制造和調(diào)試，并在此基礎(chǔ)上分析研究了利用此控制器對無刷直流電機進行調(diào)速控制的方法；兩種控制器共同工作，組合方便、功能強大，適合在高精度、高效、寬變速控制的應(yīng)用場合下，可對電機實現(xiàn)精度更高、策略更復(fù)雜的控制。 論文最后還對在具體產(chǎn)品中的應(yīng)用效果及行了簡單分析。
標(biāo)簽： FPGA 電機控制器 中的應(yīng)用
上傳時間： 2013-08-04
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甚短距離傳輸(VSR)是一種用于短距離(約300 m～600m)內(nèi)進行數(shù)據(jù)傳輸?shù)墓鈧鬏敿夹g(shù).它主要應(yīng)用于網(wǎng)絡(luò)中的交換機、核心路由器(CR)、光交叉連接設(shè)備(OXC)、分插復(fù)用器(ADM)和波分復(fù)用(WDM)終端等不同層次設(shè)備之間的互連,具有構(gòu)建方便、性能穩(wěn)定和成本低等優(yōu)點,是光通信技術(shù)發(fā)展的一個全新領(lǐng)域,逐漸成為國際通用的標(biāo)準(zhǔn)技術(shù),成為全光網(wǎng)的一個重要組成部分. 本文深入研究了VSR并行光傳輸系統(tǒng),完成了VSR技術(shù)的核心部分--轉(zhuǎn)換器子系統(tǒng)的設(shè)計與實現(xiàn),使用現(xiàn)場可編程陣列FPGA(Field Programmable GateArray)來完成轉(zhuǎn)換器電路的設(shè)計和功能實現(xiàn).深入研究現(xiàn)有VSR4-1.0和VSR4-3.0兩種并行傳輸標(biāo)準(zhǔn),在其技術(shù)原理的基礎(chǔ)上,提出新的VSR并行方案,提高了多模光纖帶的信道利用率,充分利用系統(tǒng)總吞吐量大的優(yōu)勢,為將來向更高速率升級提供了依據(jù).根據(jù)萬兆以太網(wǎng)的技術(shù)特點和傳輸要求,提出并設(shè)計了用VSR技術(shù)實現(xiàn)局域和廣域萬兆以太網(wǎng)在較短距離上的高速互連的系統(tǒng)方案,成功地將VSR技術(shù)移植到萬兆以太網(wǎng)上,實現(xiàn)低成本、構(gòu)建方便和性能穩(wěn)定的高速短距離傳輸. 本文所有的設(shè)計均在Altera Stratix GX系列FPGA的EP1SGX25F1020C7上實現(xiàn),采用Altera的Quartus Ⅱ開發(fā)工具和 Verilog HDL硬件描述語言完成了VSR4-1.0轉(zhuǎn)換器集成電路和萬兆以太網(wǎng)的SERDES的設(shè)計和仿真,并給出了各模塊的電路結(jié)構(gòu)和仿真結(jié)果.仿真的結(jié)果表明,所有的設(shè)計均能正確的實現(xiàn)各自的功能,完全能夠滿足10Gb/s高速并行傳輸系統(tǒng)的要求.
上傳時間： 2013-07-14
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碼分多址(CDMA)通信方式以其特有的抗干擾性、多址能力和多徑分集能力，而成為第三代移動通信系統(tǒng)的主要技術(shù)。其中Rake接收技術(shù)是CDMA系統(tǒng)中的一項關(guān)鍵技術(shù)。隨著通信技術(shù)的迅猛發(fā)展，Rake接收技術(shù)以其有效的抗衰落的能力一直是人們研究的熱點。人們不斷的對傳統(tǒng)的Rake接收機進行改進，獲得性能更佳的Rake接收機。FPGA技術(shù)的快速發(fā)展，也很大的改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計的方法。FPGA以其龐大的規(guī)模、開發(fā)過程投資小、開發(fā)周期短、保密性好等優(yōu)點，為人們對Rake接收機的研究提供了方便。 本文旨在設(shè)計一種功耗低、硬件實現(xiàn)相對簡單的Rake接收機結(jié)構(gòu)。首先，本文介紹了Rake接收的相關(guān)理論，對Rake技術(shù)的抗衰落性能進行了分析，然后，對各種Rake接收機進行了比較，最終提出了一種靈活配置的Rake接收機的改進方案，該方案采用了不同的緩沖器結(jié)構(gòu)，能夠更多的節(jié)約硬件資源，整個接收機的功耗更低。最后利用VerilogHDL語言對其中的主要模塊進行編程設(shè)計，并在Xilinx公司的集成開發(fā)工具ISE6.1中進行仿真，仿真平臺為Spartan-3系列中的XC3S1000芯片。仿真結(jié)果表明了所設(shè)計模塊的正確性。所設(shè)計模塊具有良好的可移植性，能夠被相關(guān)的系統(tǒng)調(diào)用，本文所做工作有一定的實際意義。
上傳時間： 2013-06-21
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本文將電路接口技術(shù)與硬件可編程技術(shù)相結(jié)合，提出了用可編程芯片來控制IDE硬盤進行高速數(shù)據(jù)記錄，能夠滿足機載數(shù)據(jù)記錄設(shè)備重量輕、容量大、速度快的要求。 論文對硬盤ATA接口標(biāo)準(zhǔn)進行了研究，對VHDL語言、現(xiàn)場可編程門陣列器件(FPGA)實現(xiàn)硬件電路的原理和方法進行了深入分析，在此基礎(chǔ)上完成了基于FPGA的數(shù)據(jù)記錄控制器的設(shè)計。文中選擇了具有低功耗、低成本、高性能的FPGA芯片(型號為CycloneEP1C3T144C8)，將各功能模塊級聯(lián)成系統(tǒng)在該芯片上完成了控制器系統(tǒng)級的設(shè)計與仿真驗證，驗證結(jié)果表明了用FPGA實現(xiàn)高速數(shù)據(jù)記錄控制器的可行性。所設(shè)計的VHDL代碼經(jīng)QuartusⅡ綜合、布局布線、管腳分配后，在FPGA內(nèi)部可以達到104.46Mhz的電路工作速度，F(xiàn)PGA與硬盤之間采用ATA接口的UltraDMA模式2傳輸方式，可以達到33.3MByte/s的突發(fā)數(shù)據(jù)傳輸率。文中對所用到的FPGA設(shè)計技術(shù)給予了詳細說明，對各功能模塊的設(shè)計給予了詳細闡述，對關(guān)鍵設(shè)計給出了VHDL源代碼，還討論了FPGA設(shè)計中時序約束的作用，給出了本文所做時序約束的方法。 本文中所論述的工作對以后機載數(shù)據(jù)記錄系統(tǒng)的設(shè)計具有重要的鋪墊作用。文中在總結(jié)所做工作的同時，還對下一步工作提出了有益的建議。
標(biāo)簽： FPGA 機載 高速數(shù)據(jù) 記錄系統(tǒng)
上傳時間： 2013-08-05
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全數(shù)字調(diào)制解調(diào)技術(shù)具有多速率、多制式、智能性等特點，這極大的提高了通信系統(tǒng)的靈活性和通用性，符合未來通信技術(shù)發(fā)展的方向。 本文從如下幾個方面對全數(shù)字調(diào)制解調(diào)器進行了深入系統(tǒng)研究：1，在介紹全數(shù)字調(diào)制解調(diào)器的發(fā)展現(xiàn)狀和研究QPSK通信調(diào)制解調(diào)方式的基礎(chǔ)上，依據(jù)軟件定性仿真分析了QPSK正交調(diào)制解調(diào)系統(tǒng)，設(shè)計出了滿足系統(tǒng)要求的實現(xiàn)電路框圖并選定了芯片；2，在完成了基于FPGA芯片實現(xiàn)QPSK調(diào)制解調(diào)的算法方案設(shè)計基礎(chǔ)上，利用VHDL語言完成了芯片程序的設(shè)計，并對其進行了調(diào)試和功能仿真；3，利用設(shè)計出的調(diào)制解調(diào)器與選定的AD、DA、正交調(diào)制解調(diào)芯片，完成了QPSK通信系統(tǒng)的硬件電路的設(shè)計并完成了調(diào)制電路的研制；4，完成電路的信息速率大于300Kbps，產(chǎn)生的中頻信號中心頻率70MHz，帶寬500KHz，滿足系統(tǒng)設(shè)計要求，由于時間關(guān)系解調(diào)電路仍在調(diào)試中。 本文基于FPGA實現(xiàn)的QPSK數(shù)字調(diào)制解調(diào)器具有體積小、集成度高和軟件可升級等優(yōu)點，這為設(shè)計高集成和高靈活性的通信系統(tǒng)提供了技術(shù)基礎(chǔ)。
標(biāo)簽： QPSK FPGA 基帶 通信設(shè)計
上傳時間： 2013-07-08
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