用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設計中。
標簽： Verilog HDL 全加器 語言
上傳時間： 2015-05-02
上傳用戶：zukfu
11,13,16位超前進位加法器的Verilog HDL源代碼。
標簽： Verilog HDL 11 13
上傳時間： 2013-12-28
上傳用戶：ouyangtongze
一個素數測試算法,運用最簡單的素數測試方法 把所有比它小的數都一一除過
標簽： 測試 算法 測試方法
上傳時間： 2013-12-22
上傳用戶：ardager
這個是帶輸入的加法器vhdl代碼,是帶有輸入端和進位的.
標簽： vhdl 輸入 加法器 代碼
上傳時間： 2013-11-30
上傳用戶：gxf2016
這個是帶先行進位的加法器的vhdl代碼,比較復雜,僅僅供大家參考.
標簽： vhdl 進位 加法器 代碼
上傳時間： 2014-01-03
上傳用戶：klin3139
這個是用vhdl編寫的乘法器,僅僅供大家參考
標簽： vhdl 編寫 乘法器 家
上傳時間： 2015-05-06
上傳用戶：我們的船長
一種可以完成16位有符號／無符號二進制數乘法的乘法器。該乘法器采用了改進的Booth算法，簡化了部分積的符號擴展，采用Wallace樹和超前進位加法器來進一步提高電路的運算速度。本乘法器可以作為嵌入式CPU內核的乘法單元，整個設計用VHDL語言實現。
標簽： Booth 符號 乘法器 二進制數
上傳時間： 2013-12-23
上傳用戶：skfreeman
測試向量波形產生：VHDL實例---加法器源程序
標簽： VHDL 測試 向量 加法器
上傳時間： 2013-12-04
上傳用戶：225588
自己上虛擬儀器課程編寫的計算器程序,實現簡單的加減,剩除.開發環境中沒找到相應的填寫.環境應該是:labview
標簽： labview 虛擬儀器 編寫 程序
上傳時間： 2015-05-09
上傳用戶：yzy6007
Ripple Adder: 16-bit 全加,半加及ripple adder的設計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設計方案及VHDL程序 Carry Select Adder:16 Bits 進位選擇加法器的設計方案及VHDL程序
標簽： Adder Ripple ripple Carry
上傳時間： 2015-05-13
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