Ripple Adder: 16-bit 全加,半加及ripple adder的設計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設計方案及VHDL程序 Carry Select Adder:16 Bits 進位選擇加法器的設計方案及VHDL程序
資源簡介:ripple Adder: 16-bit 全加,半加及ripple Adder的設計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設計方案及VHDL程序 Carry Select Adder:16 Bits 進位選擇加法器的設計方案及VHDL程序
上傳時間: 2015-05-13
上傳用戶:我們的船長
資源簡介:verilog code 16-bit Carry look-ahead Adder output [15:0] sum // 相加總和 output Carryout // 進位 input [15:0] A_in // 輸入A input [15:0] B_in // 輸入B input Carryin // 第一級進位 C0
上傳時間: 2014-12-06
上傳用戶:ls530720646
資源簡介:verilog code 4-bit Carry look-ahead Adder output [3:0] s //summation output cout //Carryout input [3:0] i1 //input1 input [3:0] i2 //input2 input c0 //前一級進位
上傳時間: 2017-01-07
上傳用戶:yyq123456789
資源簡介:11,13,16位超前進位加法器的Verilog HDL源代碼。
上傳時間: 2013-12-28
上傳用戶:ouyangtongze
資源簡介:基于Verilog HDL的16位超前進位加法器 分為3個功能子模塊
上傳時間: 2014-01-07
上傳用戶:yyyyyyyyyy
資源簡介:超前進位加法器的設計
上傳時間: 2013-10-19
上傳用戶:shen_dafa
資源簡介:VHDL實現的超前進位加法器
上傳時間: 2015-03-04
上傳用戶:leehom61
資源簡介:超前進位加法器的例子,包括源碼和測試文件,壓縮包,無密碼.
上傳時間: 2015-06-12
上傳用戶:希醬大魔王
資源簡介:本文件提供了用verilog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區別.
上傳時間: 2013-12-17
上傳用戶:ynwbosss
資源簡介:十六位超前進位加法器,Verilog HDL
上傳時間: 2015-09-21
上傳用戶:wff
資源簡介:一個超前進位加法器的Verilog實現,內含測試文件,可以綜合,非常有參考價值
上傳時間: 2014-01-04
上傳用戶:stella2015
資源簡介:用Verilog語言實現了一個8bit的超前進位加法器,其中包括測試文件。
上傳時間: 2013-12-19
上傳用戶:alan-ee
資源簡介:超前進位加法器得VHDL實現小點資料代碼
上傳時間: 2016-02-06
上傳用戶:gaojiao1999
資源簡介:8位超前進位加法器 就是使各位的進位直接由加數和被加數來決定,而不需要依賴低位進位
上傳時間: 2016-04-25
上傳用戶:王小奇
資源簡介:兩個4bit超前進位加法器實現8bit加法器
上傳時間: 2016-06-20
上傳用戶:zhaiye
資源簡介:一個超前進位加法器(及其testbench) .v文件
上傳時間: 2013-12-18
上傳用戶:chenbhdt
資源簡介:超前進位加法器是通常數字設計所必備的,本程序為32位超前進位加法器
上傳時間: 2016-11-23
上傳用戶:fredguo
資源簡介:浮點加減運算的后規格化VHDL程序源代碼,很不錯,希望對大家有用
上傳時間: 2016-12-27
上傳用戶:sxdtlqqjl
資源簡介:Verilog寫的 8 位超前進位加法器
上傳時間: 2017-07-01
上傳用戶:hustfanenze
資源簡介:運用VHDL語言實現四位超前進位加法器。
上傳時間: 2017-07-18
上傳用戶:66666
資源簡介:智能全數字鎖相環的設計用VHDL語言在CPLD上實現串行通信
上傳時間: 2014-01-08
上傳用戶:weiwolkt
資源簡介:ucos下的modbus-rtu處理程序,支持1,2,3,4,5,16,15,16 號功能碼
上傳時間: 2016-05-14
上傳用戶:zhangjinzj
資源簡介:為了縮短加法電路運行時間,提高FPGA運行效率,利用選擇進位算法和差額分組算法用硬件電路實現32位加法器,差額分組中的加法單元是利用一種改進的超前進位算法實現,選擇進位算法可使不同的分組單元并行運算,利用低位的運算結果選擇高位的進位為1或者進位為...
上傳時間: 2013-12-19
上傳用戶:jshailingzzh
資源簡介:隨著通訊技術和電力系統的發展,對通訊用電源和電力操作電源的性能、重量、體積、效率和可靠性都提出了更高的要求。而應用于中大功率場合的全橋變換器與軟開關的結合解決了這一問題。因此,對其進行研究設計具有十分重要的意義。 首先,論文闡述PWM DC/DC變換...
上傳時間: 2013-08-04
上傳用戶:zklh8989
資源簡介:本設計首先簡要介紹了MATLAB的特點以及在整流電路中的應用,通過對三相橋式半控整流電路實例進行分析討論了三相橋式整流電路在不同控制角在電路帶電感性負載和電阻性負載時輸出負載電壓的變化。然后利用MATLAB SIMULINK對電力電力電路進行仿真的方法,并給出...
上傳時間: 2022-06-19
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資源簡介:全加器的VHDL程序實現及仿真
上傳時間: 2014-01-13
上傳用戶:hoperingcong
資源簡介:用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設計中。
上傳時間: 2015-05-02
上傳用戶:zukfu
資源簡介:16位加法器的流水線計算,verilog代碼,用于FPGA平臺。
上傳時間: 2013-12-18
上傳用戶:維子哥哥
資源簡介:由寄存器,全加器,移位寄存器,計數器,觸發器和門電路構成補碼一位除法器,將開關設定的補碼形式出現的除數,被除數存入相應寄存器中.能用單脈沖按步演示運算全過程.
上傳時間: 2013-12-24
上傳用戶:bjgaofei
資源簡介:16位加法器,需要的拿去,經仿真試驗成功的
上傳時間: 2016-01-30
上傳用戶:waizhang