上傳文件為：常用乘法器verilog設(shè)計(jì).rar
標(biāo)簽： verilog 乘法器
上傳時(shí)間： 2013-12-17
上傳用戶：小碼農(nóng)lz
上傳文件為：常用加法器verilog設(shè)計(jì).rar
標(biāo)簽： verilog 加法器
上傳時(shí)間： 2014-11-18
上傳用戶：nanfeicui
伽羅華域GF（q）乘法器verilog設(shè)計(jì).rar
上傳時(shí)間： 2017-09-20
上傳用戶：Zxcvbnm
verilog 加法器設(shè)計(jì) 在modelsim下方針。。。。。。。。。。。。。。。。。。。。。。
標(biāo)簽： modelsim verilog 加法器
上傳時(shí)間： 2013-12-29
上傳用戶：lunshaomo
加法器和全加器參考程序，由VHDL代碼編寫。初學(xué)者可以看一看。內(nèi)容無毒，下載請殺毒使用。
標(biāo)簽： 加法器 全加器 參考程序
上傳時(shí)間： 2017-09-24
上傳用戶：jjj0202
自己編寫的8x8乘法器，不同的計(jì)算部分分別設(shè)計(jì)。
標(biāo)簽： VHDL
上傳時(shí)間： 2015-04-13
上傳用戶：wyqhjj
vhdl 8 位乘法器。 vhdl 8 位乘法器。 vhdl 8 位乘法器。 vhdl 8 位乘法器。 vhdl 8 位乘法器。 vhdl 8 位乘法器。
上傳時(shí)間： 2015-04-22
32位單精度加法器，在嵌入式可能會用的到
標(biāo)簽： 加法器
上傳時(shí)間： 2015-12-01
上傳用戶：mrchenyin
查找表乘法器是將乘積直接放在存儲器中，將操作數(shù)作為地址訪問存儲器。
標(biāo)簽： Verilog 查找表乘法器
上傳時(shí)間： 2015-12-04
上傳用戶：chriskicker
booth算法通過移位運(yùn)算代替某些加法運(yùn)算提高乘法器的運(yùn)算速度，是一種補(bǔ)碼乘法的算法。包含乘法器模塊和測試模塊。
標(biāo)簽： Verilog 4位布斯乘法器模塊及測試模塊
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