半導(dǎo)體的產(chǎn)品很多，應(yīng)用的場合非常廣泛，圖一是常見的幾種半導(dǎo)體元件外型。半導(dǎo)體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array 雖然半導(dǎo)體元件的外型種類很多，在電路板上常用的組裝方式有二種，一種是插入電路板的銲孔或腳座，如PDIP、PGA，另一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA。 從半導(dǎo)體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導(dǎo)體元件真正的的核心，是包覆在膠體或陶瓷內(nèi)一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內(nèi)部的晶片，圖三是以顯微鏡將內(nèi)部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請注意圖三中有一條銲線從中斷裂，那是使用不當(dāng)引發(fā)過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。 圖四是常見的LED，也就是發(fā)光二極體，其內(nèi)部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負(fù)極的腳上，經(jīng)由銲線連接正極的腳。當(dāng)LED通過正向電流時，晶片會發(fā)光而使LED發(fā)亮，如圖六所示。 半導(dǎo)體元件的製作分成兩段的製造程序，前一段是先製造元件的核心─晶片，稱為晶圓製造；後一段是將晶中片加以封裝成最後產(chǎn)品，稱為IC封裝製程，又可細(xì)分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節(jié)中將簡介這兩段的製造程序。
上傳時間： 2014-01-20
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LTC3524 的 2.5V 至 6V 輸入電源範(fàn)圍非常適合於那些從鋰離子電池或者多節(jié)堿性或鎳電池供電的便攜式設(shè)備。LCD 和 LED 驅(qū)動器的工作頻率均為 1.5MHz，因而允許使用纖巧、低成本的電感器和電容器。
上傳時間： 2013-11-22
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對於輸出電壓處於輸入電壓範(fàn)圍之內(nèi) (這在鋰離子電池供電型應(yīng)用中是一種很常見的情形) 的 DC/DC 轉(zhuǎn)換器設(shè)計，可供采用的傳統(tǒng)解決方案雖有不少，但迄今為止都不能令人非常滿意
上傳時間： 2013-11-19
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經(jīng)由改變外部閘極電阻(gate resistors)或增加一個跨在汲極(drain)和源極(source)的小電容來調(diào)整MOSFET的di/dt和dv/dt，去觀察它們?nèi)绾螌MI產(chǎn)生影響。然後我們可了解到如何在效率和EMI之間取得平衡。我們拿一個有著單組輸出+12V/4.1A及初級側(cè)MOSFET AOTF11C60 (αMOSII/11A/600V/TO220F) 的50W電源轉(zhuǎn)接器(adapter)來做傳導(dǎo)性及輻射性EMI測試。
上傳時間： 2014-09-08
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在電源設(shè)計中，工程人員時常會面臨控制 IC 驅(qū)動電流不足的問題，或者因為閘極驅(qū)動損耗導(dǎo)致控制 IC 功耗過大。為解決這些問題，工程人員通常會採用外部驅(qū)動器。目前許多半導(dǎo)體廠商都有現(xiàn)成的 MOSFET 積體電路驅(qū)動器解決方案，但因為成本考量，工程師往往會選擇比較低價的獨立元件。
上傳時間： 2013-11-19
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PC電源測試系統(tǒng)chroma8000簡介
標(biāo)簽： chroma 8000 電源測試系統(tǒng)
上傳時間： 2013-11-08
上傳用戶：xiehao13
用七個led小燈模擬骰子
上傳時間： 2013-11-16
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提出了一種改進的LSM-ALSM子空間模式識別方法，將LSM的旋轉(zhuǎn)策略引入ALSM，使子空間之間互不關(guān)聯(lián)的情況得到改善，提高了ALSM對相似樣本的區(qū)分能力。討論中以性能函數(shù)代替經(jīng)驗函數(shù)來確定拒識規(guī)則的參數(shù)，實現(xiàn)了識別率、誤識率與拒識率之間的最佳平衡；通過對有限字符集的實驗結(jié)果表明，LSM-ALSM算法有效地改善了分類器的識別率和可靠性。關(guān) 鍵 詞 學(xué)習(xí)子空間; 性能函數(shù); 散布矩陣; 最小描述長度在子空間模式識別方法中，一個線性子空間代表一個模式類別，該子空間由反映類別本質(zhì)的一組特征矢量張成，分類器根據(jù)輸入樣本在各子空間上的投影長度將其歸為相應(yīng)的類別。典型的子空間算法有以下三種[1, 2]：CLAFIC(Class-feature Information Compression)算法以相關(guān)矩陣的部分特征向量來構(gòu)造子空間，實現(xiàn)了特征信息的壓縮，但對樣本的利用為一次性，不能根據(jù)分類結(jié)果進行調(diào)整和學(xué)習(xí)，對樣本信息的利用不充分；學(xué)習(xí)子空間方法(Leaning Subspace Method, LSM)通過旋轉(zhuǎn)子空間來拉大樣本所屬類別與最近鄰類別的距離，以此提高分類能力，但對樣本的訓(xùn)練順序敏感，同一樣本訓(xùn)練的順序不同對子空間構(gòu)造的影響就不同；平均學(xué)習(xí)子空間算法(Averaged Learning Subspace Method, ALSM)是在迭代訓(xùn)練過程中，用錯誤分類的樣本去調(diào)整散布矩陣，訓(xùn)練結(jié)果與樣本輸入順序無關(guān)，所有樣本平均參與訓(xùn)練，其不足之處是各模式的子空間之間相互獨立。針對以上問題，本文提出一種改進的子空間模式識別方法。子空間模式識別的基本原理1.1 子空間的分類規(guī)則子空間模式識別方法的每一類別由一個子空間表示，子空間分類器的基本分類規(guī)則是按矢量在各子空間上的投影長度大小，將樣本歸類到最大長度所對應(yīng)的類別，在類x()iω的子空間上投影長度的平方為()211,2,,()argmax()jMTkkjpg===Σx (1)式中 函數(shù)稱為分類函數(shù)；為子空間基矢量。兩類的分類情況如圖1所示。
上傳時間： 2013-12-25
上傳用戶：熊少鋒
☻本單元主要介紹OTNM2000網(wǎng)管上使用WDM/OTN子網(wǎng)業(yè)務(wù)管理界面進行業(yè)務(wù)配置的方法以及注意事項。 ☻學(xué)完本單元后，您應(yīng)該能： l了解OTN子網(wǎng)交叉的功能和使用方法 l了解配置業(yè)務(wù)和保護的方法和配置規(guī)則
標(biāo)簽： OTN 設(shè)備 子網(wǎng)交叉
上傳時間： 2013-11-07
上傳用戶：shen_dafa
PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時間： 2013-11-17
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