高速Viterbi處理器的并行算法和結(jié)構(gòu)
上傳時間： 2014-01-22
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用verilog編寫的高速8路并行dds模塊，用于與高速da(1ghz或以上)接口產(chǎn)生任意頻率正弦波，模塊已經(jīng)經(jīng)過工程驗證，用于產(chǎn)品中。
上傳時間： 2014-01-04
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針對高速數(shù)字信號處理的要求,提出用FPGA 實(shí)現(xiàn)基- 4FFT 算法,并對其整體結(jié)構(gòu)、蝶形單 元進(jìn)行了分析. 采用蝶算單元輸入并行結(jié)構(gòu)和同址運(yùn)算,能同時提供蝶形運(yùn)算所需的4 個操作 數(shù),具有最大的數(shù)據(jù)并行性,能提高處理速度 按照旋轉(zhuǎn)因子存放規(guī)則,蝶形運(yùn)算所需的3 個旋轉(zhuǎn) 因子地址相同,且尋址方式簡單 輸出采取與輸入相似的存儲器 運(yùn)算單元同時采用3 個乘法的 復(fù)數(shù)運(yùn)算算法來實(shí)現(xiàn).
標(biāo)簽： FPGA 4FFT 運(yùn)算 高速數(shù)字
上傳時間： 2017-03-09
上傳用戶：671145514
應(yīng)用并行多數(shù)據(jù)采集通道復(fù)用技術(shù)實(shí)現(xiàn)高速實(shí)時采樣系統(tǒng)_英文_
標(biāo)簽： 并行 復(fù)用技術(shù) 數(shù)據(jù)采集 采樣系統(tǒng)
上傳時間： 2013-12-05
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本文提出一種通用的CRC 并行計算原理及實(shí)現(xiàn)方法,適于不同的CRC 生成多項式和不同并行度(如8 位、16 位、及32 位等) ,與目前已采用的查表法比較,不需要存放余數(shù)表的高速存儲器,減少了時延,且可通過增加并 行度來降低高速數(shù)傳系統(tǒng)的CRC 運(yùn)算時鐘頻率.
標(biāo)簽： CRC 并行計算 實(shí)現(xiàn)方法 多項式
上傳時間： 2017-08-02
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高速電路設(shè)計軟件Cadence allegro高級應(yīng)用之并行設(shè)計指南。
標(biāo)簽： allegro
上傳時間： 2022-05-24
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本論文圍繞提高高速變頻電機(jī)設(shè)計水平和促進(jìn)電機(jī)CAD技術(shù)發(fā)展這一主題，對高速變頻電機(jī)電磁設(shè)計和電機(jī)智能設(shè)計方法進(jìn)行了深入的研究。 1.分析了集膚效應(yīng)對高速變頻電機(jī)設(shè)計的影響。針對高速變頻電機(jī)轉(zhuǎn)子導(dǎo)體中集膚效應(yīng)現(xiàn)象較為嚴(yán)重的特點(diǎn)，用有限元法對不同轉(zhuǎn)子槽型在不同頻率時的集膚效應(yīng)進(jìn)行了分析，并提出了一種利用有限元法的精確計算結(jié)果和人工神經(jīng)網(wǎng)絡(luò)的非線性映射能力計算電機(jī)轉(zhuǎn)子集膚效應(yīng)系數(shù)的新方法，能夠快速有效的給出轉(zhuǎn)子不同槽型不同頻率時的集膚效應(yīng)系數(shù)。 2.研究了電壓型SPWM變頻器輸出時間諧波頻譜以及調(diào)制參數(shù)對輸出諧波的影響，為精確分析高速變頻電機(jī)的諧波效應(yīng)和選擇適當(dāng)?shù)淖冾l器提供參考。分析了時間諧波對高速變頻電機(jī)效率、功率因數(shù)及輸出轉(zhuǎn)矩的影響，對提高高速變頻電機(jī)設(shè)計精度具有指導(dǎo)意義。 3.從電磁設(shè)計的角度探討了高速變頻電機(jī)設(shè)計過程，所得出的結(jié)論對于高速變頻電機(jī)設(shè)計具有指導(dǎo)意義。論文還提出了一個可以考慮時間諧波效應(yīng)的高速變頻電機(jī)分析模型，在此基礎(chǔ)上編制了高速變頻電機(jī)電磁仿真程序。 4.前人工作的基礎(chǔ)上，進(jìn)一步研究了人工智能技術(shù)在電機(jī)設(shè)計中的應(yīng)用。針對電機(jī)設(shè)計不同階段的特點(diǎn)，首次提出了面向電機(jī)設(shè)計過程的智能設(shè)計集成推理體系。 5.從設(shè)計過程優(yōu)化的角度，研究了電機(jī)設(shè)計狀態(tài)評價問題，建立了電機(jī)設(shè)計狀態(tài)綜合評價模型，能夠?qū)﹄姍C(jī)設(shè)計的不同層次、不同階段及時進(jìn)行設(shè)計狀態(tài)評價。@ @ 6.研究了基于實(shí)例推理技術(shù)在電機(jī)初始方案設(shè)計過程中的應(yīng)用，首次提出了一種基于知識引導(dǎo)和相似優(yōu)先的混合型實(shí)例檢索算法，給出了基于BP神經(jīng)網(wǎng)絡(luò)的實(shí)例相似度判定機(jī)制，可以提高檢索效率。 7.針對傳統(tǒng)電機(jī)調(diào)整設(shè)計專家系統(tǒng)的缺陷，提出了一種新型的基于神經(jīng)網(wǎng)絡(luò)推理機(jī)制的電機(jī)調(diào)整設(shè)計混合型專家系統(tǒng)模型，該模型將專家系統(tǒng)技術(shù)與神經(jīng)網(wǎng)絡(luò)、電機(jī)綜合設(shè)計方法有效結(jié)合，具有并行推理和系統(tǒng)自學(xué)習(xí)能力，解決了調(diào)整設(shè)計過程中調(diào)整力度難以確定的問題。 8.論支還研究了基于遺傳算法的電機(jī)優(yōu)化設(shè)計方法。針對遺傳算法中普遍存在的早熟收斂和搜索效率低的現(xiàn)象，提出了一種改進(jìn)遺傳算法一變焦自適應(yīng)遺傳算法，有助于提高優(yōu)化效率和克服早熟。 9.在上述工作的基礎(chǔ)上，首次提出了支持遠(yuǎn)程設(shè)計的電機(jī)智能設(shè)計集成平臺的概念，給出了基于軟總線和組件機(jī)制的平臺實(shí)現(xiàn)模型。并對集成平臺中電機(jī)模型集成技術(shù)、基于Objectorx的電機(jī)圖形繪制技術(shù)和基于Web的遠(yuǎn)程設(shè)計支持技術(shù)等關(guān)鍵技術(shù)進(jìn)行了討論。
標(biāo)簽： 變頻電機(jī) 電機(jī) 設(shè)計方法
上傳時間： 2013-04-24
上傳用戶：dbs012280
現(xiàn)代社會信息量爆炸式增長，由于網(wǎng)絡(luò)、多媒體等新技術(shù)的發(fā)展，用戶對帶寬和速度的需求快速增加。并行傳輸技術(shù)由于時鐘抖動和偏移，以及PCB布線的困難，使得傳輸速率的進(jìn)一步提升面臨設(shè)計的極限；而高速串行通信技術(shù)憑借其帶寬大、抗干擾性強(qiáng)和接口簡單等優(yōu)勢，正迅速取代傳統(tǒng)的并行技術(shù)，成為業(yè)界的主流。 本論文針對目前比較流行并且有很大發(fā)展?jié)摿Φ膬煞N高速串行接口電路——高速鏈路口和Rocket I/O進(jìn)行研究，并以Xilinx公司最新款的Virtex-5 FPGA為研究平臺進(jìn)行仿真設(shè)計。本論文的主要工作是以某低成本相控陣?yán)走_(dá)信號處理機(jī)為設(shè)計平臺，在其中的一塊信號處理板上，進(jìn)行了基于LVDS(Low VoltageDifferential Signal)技術(shù)的高速LinkPort(鏈路口)設(shè)計和基于CML(Current ModeLogic)技術(shù)的Rocket I/O高速串行接口設(shè)計。首先在FPGA的軟件中進(jìn)行程序設(shè)計和功能、時序的仿真，當(dāng)仿真驗證通過之后，重點(diǎn)是在硬件平臺上進(jìn)行調(diào)試。硬件調(diào)試驗證的方法是將DSP TS201的鏈路口功能與在FPGA中的模擬高速鏈路口相連接，進(jìn)行數(shù)據(jù)的互相傳送，接收和發(fā)送的數(shù)據(jù)相同，證明了高速鏈路口設(shè)計的正確性。并且在硬件調(diào)試時對Rocket IO GTP收發(fā)器進(jìn)行回環(huán)設(shè)計，經(jīng)過回環(huán)之后接收到的數(shù)據(jù)與發(fā)送的數(shù)據(jù)相同，證明了Rocket I/O高速串行接口設(shè)計的正確性。
上傳時間： 2013-04-24
上傳用戶：戀天使569
本論文設(shè)計了一種基于FPGA的高速FIR數(shù)字濾波器,濾波器實(shí)現(xiàn)低通濾波,截止頻率為1MHz,通帶波紋小于1 dB,阻帶最大衰減為-40 dB,輸入輸出數(shù)據(jù)為8位二進(jìn)制,采樣頻率為10MHz。 論文首先簡要介紹了數(shù)字濾波器的基本原理和線性FIR數(shù)字濾波器的性質(zhì)、結(jié)構(gòu),根據(jù)濾波器的性能要求選擇窗函數(shù)、確定系數(shù),在算法上為了滿足數(shù)字濾波器的要求,對系數(shù)放大512倍并取整,并用Matlab對數(shù)字濾波器原理進(jìn)行了證明。同時簡述了EDA技術(shù)和FPGA設(shè)計流程。 其次,論文說明了FIR數(shù)字濾波器模塊的劃分,并用Verilog語言在Modelsim環(huán)境下進(jìn)行了功能測試。對于數(shù)字濾波器系數(shù)中的-1,-2,4這些簡單的系數(shù)乘法直接進(jìn)行移位和取反,可以極大的節(jié)省資源和優(yōu)化設(shè)計。而對普通系數(shù)乘法采用4-BANT(4bits-at-a-time)的并行算法,用加法累加快速實(shí)現(xiàn)了乘積的運(yùn)算；另外,在本設(shè)計進(jìn)行部分積累加時,采用舍取冗余位,主要是根據(jù)設(shè)計時已對系數(shù)進(jìn)行了放大,而輸出時又要將結(jié)果相應(yīng)的縮小,所以在累加時,提前對部分積縮小,從而減少了運(yùn)算量,從時間和資源上都得到了優(yōu)化。 論文的最后分別用Modelsim和Quartus II進(jìn)行了FIR數(shù)字濾波器的前仿真和后仿真,將仿真的結(jié)果和Matlab中原理驗證時得到的理想值進(jìn)行了比較,并對所產(chǎn)生的誤差進(jìn)行了分析。仿真結(jié)果表明：本16階FIR數(shù)字濾波器設(shè)計能夠?qū)崿F(xiàn)截止頻率為1MHz的低通濾波,并且工作頻率可達(dá)150MHz以上。
上傳時間： 2013-05-24
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數(shù)據(jù)采集系統(tǒng)是信號與信息處理系統(tǒng)中不可缺少的重要組成部分，同時也是軟件無線電系統(tǒng)中的核心模塊，在現(xiàn)代雷達(dá)系統(tǒng)以及無線基站系統(tǒng)中的應(yīng)用越來越廣泛。為了能夠滿足目前對軟件無線電接收機(jī)自適應(yīng)性及靈活性的要求，并充分體現(xiàn)在高性能FPGA平臺上設(shè)計SOC系統(tǒng)的思路，本文提出了由高速高精度A/D轉(zhuǎn)換芯片、高性能FPGA、PCI總線接口、DB25并行接口組成的高速數(shù)據(jù)采集系統(tǒng)設(shè)計方案及實(shí)現(xiàn)方法。其中FPGA作為本系統(tǒng)的控制核心和傳輸橋梁，發(fā)揮了極其重要的作用。通過FPGA不僅完成了系統(tǒng)中全部數(shù)字電路部分的設(shè)計，并且使系統(tǒng)具有了較高的可適應(yīng)性、可擴(kuò)展性和可調(diào)試性。 在時序數(shù)字邏輯設(shè)計上，充分利用FPGA中豐富的時序資源，如鎖相環(huán)PLL、觸發(fā)器，緩沖器FIFO、計數(shù)器等，能夠方便的完成對系統(tǒng)輸入輸出時鐘的精確控制以及根據(jù)系統(tǒng)需要對各處時序延時進(jìn)行修正。 在存儲器設(shè)計上，采用FPGA片內(nèi)存儲器。可根據(jù)系統(tǒng)需要隨時進(jìn)行設(shè)置，并且能夠方便的完成數(shù)據(jù)格式的合并、拆分以及數(shù)據(jù)傳輸率的調(diào)整。 在傳輸接口設(shè)計上，采用并行接口和PCI總線接口的兩種數(shù)據(jù)傳輸模式。通過FPGA中的宏功能模塊和IP資源實(shí)現(xiàn)了對這兩種接口的邏輯控制，可使系統(tǒng)方便的在兩種傳輸模式下進(jìn)行切換。 在系統(tǒng)工作過程控制上，通過VB程序編寫了應(yīng)用于PC端的上層控制軟件。并通過并行接口實(shí)現(xiàn)了PC和FPGA之間的交互，從而能夠方便的在PC機(jī)上完成對系統(tǒng)工作過程的控制和工作模式的選擇。 在系統(tǒng)調(diào)試方面，充分利用QuartuslI軟件中自帶的嵌入式邏輯分析儀SignalTaplI，實(shí)時準(zhǔn)確的驗證了在系統(tǒng)整個傳輸過程中數(shù)據(jù)的正確性和時序性，并極大的降低了用常規(guī)儀器觀測FPGA中眾多待測引腳的難度。 本文第四章針對FPGA中各功能模塊的邏輯設(shè)計進(jìn)行了詳細(xì)分析，并對每個模塊都給出了精確的仿真結(jié)果。同時，文中還在其它章節(jié)詳細(xì)介紹了系統(tǒng)的硬件電路設(shè)計、并行接口設(shè)計、PCI接口設(shè)計、PC端控制軟件設(shè)計以及用于調(diào)試過程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法，并且也對系統(tǒng)的仿真結(jié)果和測試結(jié)果給出了分析及討論。最后還附上了系統(tǒng)的PCB版圖、FPGA邏輯設(shè)計圖、實(shí)物圖及注釋詳細(xì)的相關(guān)源程序清單。
標(biāo)簽： FPGA 控制 高速數(shù)據(jù)
上傳時間： 2013-07-09
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