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高速數據

高速電路交換數據（HSCSD）又稱為高速數據，是GSM演進過程中第一種滿足速度這一需求的技術。

基于FPGA的SDRAM控制器設計及應用

在國家重大科學工程HIRFL-CSR的CSR控制系統中，需要高速數據獲取和處理系統。該系統通常采用存儲器作為數據緩沖存儲。同步動態隨機存儲器SDRAM憑借其集成度高、功耗低、可靠性高、處理能力強等優勢成為最佳選擇。但是SDRAM卻具有復雜的時序，為了降低成本，所以采用目前很為流行的EDA技術，選擇可編程邏輯器件中廣泛使用的現場可編程門陣列FPGA，使用硬件描述語言VHDL，遵循先進的自頂向下的設計思想實現對SDRAM控制器的設計。論文引言部分簡單介紹了CSR控制系統，指出論文的課題來源與實際意義。第二章首先介紹了存儲器的概況與性能指標，其次較為詳細介紹了動態存儲器DRAM的基本時序，最后對同步動態隨機存儲器SDRAM進行詳盡論述，包括性能、特點、結構以及最為重要的一些操作和時序。第三、四章分別論述本課題的SDRAM控制器硬件與軟件設計，重點介紹了具體芯片與FPGA設計技術。第五章為該SDRAM控制器在CsR控制系統中的一個經典應用，即同步事例處理器。最后對FPGA技術進行總結與展望。本論文完整論述了控制器的設計原理和具體實現。從測試的結果來看，本控制器無論從結構上，還是軟硬件上設計均滿足了工程實際要求。

標簽： SDRAM FPGA 制器設計

上傳時間： 2013-07-11

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基于FPGA的卷積編碼和維特比譯碼

在數字通信中，采用差錯控制技術(糾錯碼)是提高信號傳輸可靠性的有效手段，并發揮著越來越重要的作用。糾錯碼主要有分組碼和卷積碼兩種。在碼率和編碼器復雜程度相同的情況下，卷積碼的性能優于分組碼。卷積碼的譯碼方法主要有代數譯碼和概率譯碼。代數譯碼是基于碼的代數結構；而概率譯碼不僅基于碼的代數結構，還利用了信道的統計特性，能充分發揮卷積碼的特點，使譯碼錯誤概率達到很小。卷積碼譯碼器的設計是由高性能的復雜譯碼器開始的，對于概率譯碼最初的序列譯碼，隨著譯碼約束長度的增加，其譯碼錯誤概率可達到非常小。后來慢慢地向低性能的簡單譯碼器演化，對不太長的約束長度，維特比(Viterbi)算法是非常實用的。維特比算法是一種最大似然的譯碼方法。當編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時，Viterbi譯碼算法效率很高，速度很快，譯碼器也較簡單。目前，卷積碼在數傳系統，尤其是在衛星通信、移動通信等領域已被廣泛應用。本論文對卷積碼編碼和Viterbi譯碼的設計原理及其FPGA實現方案進行了研究。同時，將交織和解交織技術應用于編碼和解碼的過程中。首先，簡要介紹了卷積碼的基礎知識和維特比譯碼算法的基本原理，并對硬判決譯碼和軟判決譯碼方法進行了比較。其次，討論了交織和解交織技術及其在糾錯碼中的應用。然后，介紹了FPGA硬件資源和軟件開發環境Quartus Ⅱ，包括數字系統的設計方法和設計規則。再有，對基于FPGA的維特比譯碼器各個模塊和相應算法實現、優化進行了研究。最后，在Quartus Ⅱ平臺上對硬判決譯碼和軟判決譯碼以及有無交織等不同情況進行了仿真，并根據仿真結果分析了維特比譯碼器的性能。分析結果表明，系統的誤碼率達到了設計要求，從而驗證了譯碼器設計的可靠性，所設計基于FPGA的并行Viterbi譯碼器適用于高速數據傳輸的場合。

標簽： FPGA 卷積編碼譯碼

上傳時間： 2013-04-24

上傳用戶：zhenyushaw
數字音頻廣播中OFDM調制的研究與實現

正交頻分復用（OFDM）是一種無線環境下的高速傳輸技術，它使用一系列低速子載波并行傳輸數據，具有抗多徑干擾的能力、能以很高的頻譜利用率實現高速數據傳輸等優點。數字音頻廣播（DAB）系統中采用OFDM調制技術。本文首先概述了OF'DM的基本原理和實現方法，分析了DAB中不同模式下OFDM調制的參數和特點。實現OFDM的核心技術是快速傅立葉變換（FFT）。本文在分析研究了多種FFT算法的基礎上選擇了最適合FPGA實現的，滿足DAB系統中OFDM調制要求的FFT算法，即將2048點FFT分解為基-4和基-2混合基算法。本文研究重點是使用FPGA實現2048點復數FFT處理器。2048點FFT由五級基-4運算和一級基-2運算組成。針對這一算法以及FPGA特點，進行系統結構設計、各個模塊設計、FPGA實現和測試。一個基-4和基-2復用的蝶形運算模塊是整個FFT處理器的核心部分。此外系統還包括：系統控制模塊，地址產生模塊，RAM和ROM。本文特別針對2048點按頻率抽取基-4/2順序處理的FFT處理器提出了一種巧妙的數據地址和旋轉因子地址生成的方法。仿真和驗證表明，運算的結果可以達到一定的精度要求，運算速度滿足系統要求，說明該OFDM調制器的設計是可行的，可以應用于DAB系統中

標簽： OFDM 數字音頻廣播調制

上傳時間： 2013-06-05

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16QAM調制解調器設計與FPGA實現

本文將高效數字調制方式QAM和軟件無線電技術相結合，在大規模可編程邏輯器件FPGA上對16QAM算法實現。在當今頻譜資源日趨緊缺的情況下有很大現實意義。論文對16QAM軟件實現的基礎理論，帶通采樣理論、變速率數字信號處理相關抽取內插技術做了推導和分析；深入研究了軟件無線電核心技術數字下變頻原理和其實現結構；對CIC、半帶等高效數字濾波器原理結構和性能作了研究；16QAM調制和解調系統設計采用自項向下設計思想；采用硬件描述語言VerilogHDL在EDA工具QuartusII環境下實現代碼輸入；對系統調試采用了算法仿真和在系統實測調試相結合方法。論文首先對16QAM調制解調算法進行系統級仿真，并對實現的各模塊的可行性仿真驗證，在此基礎上，完成了調制端16QAM信號的時鐘分頻模塊、串并轉換模塊、星座映射、8倍零值內插、低通濾波以及FPGA和AD9857接口等模塊；解調器主要完成帶通采樣、16倍CIC抽取濾波，升余弦滾降濾波，以及16QAM解碼等模塊，實現了16QAM調制器；給出了中頻信號時域測試波形和頻譜圖。本系統在200KHz帶寬下實現了512Kbps的高速數據數率傳輸。論文還對增強型數字鎖相環EPLL的實現結構進行了研究和性能分析。

標簽： FPGA QAM 16 調制

上傳時間： 2013-07-29

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FPGA和單片機串行通信接口的實現

本文針對由FPGA構成的高速數據采集系統數據處理能力弱的問題，提出FPGA與單片機實現數據串行通信的解決方

標簽： FPGA 單片機串行通信接口

上傳時間： 2013-04-24

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TS201 LINK口通信的關鍵設計與實現

·摘要：針對DSP芯片TS201的LINK口互連在高速數據通信中存在數據錯誤、突發數據塊傳輸不穩定等缺點,在分析其通信協議的基礎上,并結合實際應用,提出了設計LINK口通信的關鍵要求,給出設計的要點,設計與實現了TS201的LINK 121互連以及FPGA(Xilinx公司的XC4VFX60)與TS201 LINK口互連,得到了實際測試結果;結果表明,所設計的LINK口互連具備的優點有

標簽： LINK nbsp 201 TS

上傳時間： 2013-06-08

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采用按時間抽選的基4原位算法和坐標旋轉數字式計算機（CORDIC）算法實現了一個FFT實時譜分析系統

采用按時間抽選的基4原位算法和坐標旋轉數字式計算機（CORDIC）算法實現了一個FFT實時譜分析系統。整個設計采用流水線工作方式，保證了系統的速度，避免了瓶勁的出現；整個系統采用FPGA實現，實驗表明，該系統既有DSP器件實現的靈活性又有專用FFT芯片實現的高速數據吞吐能力，可以廣泛地應用于數字信號處理的各個領域。

標簽： CORDIC FFT 算法旋轉

上傳時間： 2013-09-01

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一種便攜式光譜采集系統的設計與實現

為了快速有效地判斷化學物質中的微量成分，并粗略估計成分的含量，提出一種便攜式分光光度計的設計方案，對該方案的光譜采集系統進行了設計與討論。與傳統的分光光度計設計方案相比，該方案采用線陣CCD器件代替傳統的光電管來實現光電信號的轉換，易于提高系統的運行速度并減少系統體積；利用FIFO（先入先出隊列）可以實現高速數據輸出設備與低速控制器的數據交換。本系統可以選擇LCD液晶或者電腦端屏幕來顯示數據，并能快速地在兩種顯示方式之間進行切換。為了直觀的在液晶上顯示采集的光譜，方案使用了插值壓縮技術。實驗證明，系統在兩種顯示方式下穩定工作，并能實現光譜數據快速有效地顯示。

標簽： 便攜式光譜采集

上傳時間： 2013-11-20

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時鐘分相技術應用

摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數字電路設計中的作用。關鍵詞: 時鐘分相技術; 應用中圖分類號: TN 79　　文獻標識碼:A 　　文章編號: 025820934 (2000) 0620437203 時鐘是高速數字電路設計的關鍵技術之一, 系統時鐘的性能好壞, 直接影響了整個電路的性能。尤其現代電子系統對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、更高精度的時鐘設計上面。但隨著系統時鐘頻率的升高。我們的系統設計將面臨一系列的問題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設計提出了更高的要求: 我們應引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統時鐘高于100MHz 的情況下, 應使用高速芯片來達到所需的速度, 如ECL 芯片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統所需要的電流增大, 發熱量增多, 對系統的穩定性和集成度有不利的影響。 4) 高頻時鐘相應的電磁輻射(EM I) 比較嚴重。所以在高速數字系統設計中對高頻時鐘信號的處理應格外慎重, 盡量減少電路中高頻信號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術, 以低頻的時鐘實現高頻的處理。 1　時鐘分相技術我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術, 就是把時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設計中, 我們只用到時鐘的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統的時間分辨能力就可以提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統的時間分辨就可以提高為原來的4 倍(如圖1b 所示)。以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現高精度的時間分辨。近年來半導體技術的發展, 使高質量的分相功能在一片芯片內實現成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優異的時鐘芯片。這些芯片的出現, 大大促進了時鐘分相技術在實際電路中的應用。我們在這方面作了一些嘗試性的工作: 要獲得良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都比較小。因此在我們的設計中, 通常用一個低頻、高精度的晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩定、低抖動的分相時鐘。這部分電路在實際運用中獲得了很好的效果。下面以應用的實例加以說明。2　應用實例 2. 1　應用在接入網中在通訊系統中, 由于要減少傳輸上的硬件開銷, 一般以串行模式傳輸圖3　時鐘分為4 個相位數據, 與其同步的時鐘信號并不傳輸。但本地接收到數據時, 為了準確地獲取數據, 必須得到數據時鐘, 即要獲取與數據同步的時鐘信號。在接入網中, 數據傳輸的結構如圖2 所示。數據以68MBös 的速率傳輸, 即每個bit 占有14. 7ns 的寬度, 在每個數據幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間分辨應該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統時鐘頻率應在300MHz 以上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其典型門延遲為340p s) , 如前所述, 這樣對整個系統設計帶來很多的困擾。我們在這里使用鎖相環和時鐘分相技術, 將一個16MHz 晶振作為時鐘源, 經過鎖相環 89429 升頻得到68MHz 的時鐘, 再經過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。我們只要從4 個相位的68MHz 時鐘中選擇出與數據同步性最好的一個。選擇的依據是: 在每個數據幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用這4 個相位的時鐘去鎖存數據, 如果經某個時鐘鎖存后的數據在這個指定位置最先檢測出這個KWD, 就認為下一相位的時鐘與數據的同步性最好(相關)。根據這個判別原理, 我們設計了圖4 所示的時鐘分相選擇電路。在板上通過鎖相環89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個時鐘分別將輸入數據進行移位, 將移位的數據與KWD 作比較, 若至少有7bit 符合, 則認為檢出了KWD。將4 路相關器的結果經過優先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產的 S4405 芯片, 對68MHz 的時鐘進行了4 分相, 成功地實現了同步時鐘的獲取, 這部分電路目前已實際地應用在某通訊系統的接入網中。 2. 2　高速數據采集系統中的應用高速、高精度的模擬- 數字變換 (ADC) 一直是高速數據采集系統的關鍵部分。高速的ADC 價格昂貴, 而且系統設計難度很高。以前就有人考慮使用多個低速圖5　分相技術應用于采集系統 ADC 和時鐘分相, 用以替代高速的ADC, 但由于時鐘分相電路產生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產生較大的孔徑晃動(Aperture J itters) , 無法達到很好的時間分辨。現在使用時鐘分相芯片, 我們可以把分相技術應用在高速數據采集系統中: 以4 分相后圖6　分相技術提高系統的數據采集率的80MHz 采樣時鐘分別作為ADC 的轉換時鐘, 對模擬信號進行采樣, 如圖5 所示。在每一采集通道中, 輸入信號經過緩沖、調理, 送入ADC 進行模數轉換, 采集到的數據寫入存儲器(M EM )。各個采集通道采集的是同一信號, 不過采樣點依次相差90°相位。通過存儲器中的數據重組, 可以使系統時鐘為80MHz 的采集系統達到320MHz 數據采集率(如圖6 所示)。 3　總結靈活地運用時鐘分相技術, 可以有效地用低頻時鐘實現相當于高頻時鐘的時間性能, 并避免了高速數字電路設計中一些問題, 降低了系統設計的難度。

標簽： 時鐘分相技術應用

上傳時間： 2013-12-17

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PCI-51XX智能CAN接口卡用戶手冊V1.2

一、版權信息PCI-51XX系列智能CAN接口卡及相關軟件均屬廣州市周立功單片機發展有限公司所有，其產權受國家法律絕對保護，未經本公司授權，其他公司、單位、代理商及個人不得非法使用和拷貝，否則將受到國家法律的嚴厲制裁。您若需要我公司產品及相關信息，請及時與我們聯系，我們將熱情接待。廣州周立功單片機發展有限公司保留在任何時候修訂本用戶手冊且不需通知的權利。二、功能特點PCI-51XX智能CAN接口卡是具有PCI接口的高性能CAN總線通訊適配卡，它使PC機方便地連接到CAN總線上，實現CAN2.0B協議的數據通訊。PCI-51XX智能CAN接口卡采用標準PCI接口，實現與主機PC的高速數據交換。接口卡上自帶光電隔離模塊，使PC機避免由于地環流的損壞，增強系統在惡劣環境中使用的可靠性。PCI-51XX智能CAN接口卡配有可在Win98/Me、Win2000/XP下工作的驅動程序，使用通用CAN接口庫，使開發簡單化，并包含在VC++、C++Builder、Delphi、VB下開發的詳細應用例程。

標簽： PCI 1.2 CAN 51

上傳時間： 2013-10-08

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