基于FPGA有限狀態機的數據采集系統，實現對高速AD轉換的控制。
上傳時間： 2014-01-04
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基于FPGA數據采集系統，用VHDL語言描述，實現對高速AD轉換的控制。
上傳時間： 2017-09-07
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本文提出了一種基于comPactFlash(CF)接口的便攜式數據采集系統的設計方案,采用 可編程邏輯器件實現CF接口控制及數據采集控制:CF接口部分實現與上位機的數據傳 送,數據采集控制部分完成量程變換!模數轉換控制等功能"上位機基于CF接口與下位 機進行數據通信,給下位機發送量程控制字!數據采集參數等命令,采用中斷方式接收下 位機采集過來的數據并進行處理,下位機只完成數據的采集"這種方案最大的優勢是上位 機端的數據處理軟件易于修改,以面向不同的應用" 目前基于CF接口的設計采用專用芯片實現接口控制,由FPGA!DSP等實現邏輯功 能,這種多芯片方案雖然設計簡單,但成本高,功耗大"本課題首先根據CF規范,設計 了一種基于可編輯邏輯器件的CF卡端接口,實現了存儲器模式和I/O模式兩種傳輸方式 的接口設計,并在此基礎上完成了數據采集系統的設計"相比較傳統方案,本方案設計靈 活,系統成本和功耗更低"此外,本課題設計的基于可編輯邏輯器件的CF卡端接口具有 通用性,在此基礎上可實現其它多種基于CF接口的便攜式I/O設備" 本課題完成的數據采集系統中,用于邏輯控制的可編程邏輯器件采用了FPGA和 CPLD兩種實現方案"在完成系統的硬件和軟件設計后,對系統進行了測試,結果表明系 統成功地實現了數據采集!處理!顯示和控制,采用CPLD作為本設計的邏輯控制在系 統功耗方面具有明顯的優勢"
標簽： ComPactFlash接口可編輯邏輯器件數據采集系統
上傳時間： 2015-05-25
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ADI比較經典的高速系時鐘和頻率合成設計的文檔，比較有價值！
上傳時間： 2015-12-11
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這是黑金動力的高速AD采集卡的手冊，在里面有AD轉換的實例 ，還有DA轉換，源代碼，幫助你更好理解數模和模數轉換。
上傳時間： 2015-12-22
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泰克公司的非常好的技術資料，包括高速串行總線設計規范，信號采集和分析概念，測試方案等
上傳時間： 2020-02-23
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基于LabVIEWFPGA的三相鎖相環設計與實現摘要：針對傳統 ＦＰＧＡ 模式開發的鎖相環在實時人機交互方面的不足，設 計 了 基 于 ＬａｂＶＩＥＷ ＦＰＧＡ 技術的三相鎖相環；方 案 以 ｓｂＲＩＯ－９６３１模塊為硬件平臺，利用 ＬａｂＶＩＥＷ 編程控制 ＦＰＧＡ 邏輯，在 ＦＰＧＡ 中分三級流水線實現了基于ｄｑ變換的鎖相環算法，并通 過 ＦＩＦＯ 實時上傳采集信號、鎖定相位至 ＰＣ機，最后在 ＰＣ機上實現對鎖相環性能分析、ＰＩ參數調控和１ 三相鎖相環模型 三相鎖相環是基于靜止坐標變換和旋轉坐標變換 （ｄｑ變 換）的矢量變換實現的 ＶＣＯ 反饋控制。基于ｄｑ變換的改進型 鎖相環模型，在ｄｑ變換的基礎上提取正序分量進行 ＶＣＯ 反饋 控制，以抑制電壓不 平 衡 的 擾 動［４－５］，如 圖１所示。三相 信 號 首先經過靜止坐標變換到ａβ坐標系μａ、μβ，然后經過 Ｔ／４延時 單元和計算單元計算出三相信號的正序分量變換到ａβ坐 標 系 上的μａｐ 、μβｐ ，此時μａｐ 、μβｐ 是不帶電壓畸變干擾的分量，對 其進行旋轉坐標變換得到μｄ、μｑ。 ｕｑ ＝ｋ＊ｓｉｎ（ωｔ－ω０ｔ） （１） μｑ 的表達如式 （１）所 示，ｋ為與輸入電壓有關的數，ｗ、 ｗ０ 分別為輸入信號角頻率和鎖定信號角頻率。當μｑ 由交流變 量變為直流分量時，ｗ＝ｗ０，鎖 相環完 成 鑒 相，經 過 ＶＣＯ 控 制最終鎖定相位θ。 ２ 方案設計 系統方案如圖２所示，包括三相信號的輸入、信號鎖相和 實時調控３個部分。其中信號采集和鎖相處理在ｓｂＲＩＯ－９６３１ 模塊 實現，利 用ｓｂＲＩＯ－９６３１高速運行的特點，對 三 相信 號 進行采集、鎖相和輸出；ＰＩ參數和θ作為 ＦＰＧＡ 和 ＰＣ機的共 享變量實現數據交互，由ＰＣ機設置ＰＩ參數、
上傳時間： 2022-02-18
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數字電子技術基礎實驗+標準集成電路數據手冊--TTL電路 高速CMOS電路接口電路 電子書4本合集電子、通信、計算機、信息與自動控制等專業開設的《數字電子技術 基礎》及其實驗等專業基礎課，旨在加深學生對理論知識的理解，培養學 生分析、設計、組裝和調試數字電路的基本技能，掌握科學的實驗方法， 為以后其它專業課的學習打下堅實的基礎。為此，應加強各種形式的實踐 活動。 隨著科學技術的發展，尤其是微電子技術和計算機技術的發展，數字電 路的實驗手段不斷得到更新、完善和發展。除了采用常規的 TTL、COMS 器件 （邏輯門電路，觸發器，計數器等）進行實驗外，以后將逐步走向使用 PLD （可編程邏輯器件）進行實驗、開發。采用 CPLD/FPGA 可編程邏輯器件，借 助計算機輔助設計軟件進行數字電路的設計，這種硬件軟件化的方法具有設 計容易，修改和調試方便的優點，有效的提高了實驗效率。 本書根據教育部啟動的“面向 21 世紀高等工程教育教學內容和課程體 系改革計劃”的要求，在廠家所提供的資料及設備基礎上編寫而成，涵蓋了 《數字電子技術基礎》課程全部實驗內容，建立一種綜合性、開放性、設計 性和創造性的實驗教學模式，可根據專業教學要求選擇實驗內容。 實驗內容的安排遵循由淺入深，由易到難的原則，考慮不同層次需要， 既有測試、驗證的內容，也有設計、研究的內容，可以充分發揮學生的主動 性和創造性，進一步提高學生的實驗技能和理論分析能力。
上傳時間： 2022-03-20
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本文以“某港口航道水深適時監測技術研究”項目為背景,針對港口水深測量系統中發射的水聲信號,采用基于GPS時間同步技術、以MCU+FPGA為核心控制單元的設計方案,設計了一套適用于工程實際的水聲信號數據采集與處理系統。該系統作為港口航道水深適時監測技術的重要部分,具有極為重要的意義。水聲信號數據采集控制的核心是FPGA,時序電路的設計采用VHDL語言實現。主要任務是控制ADC與FIFO的工作時序相互配合,實現水聲信號的高速采集與存儲。該數據采集系統位于港口航道的一側,水聲信號的發射端位于港口航道另一側,在同步技術方面,系統使用GPS技術來實現。發射換能器和數據采集與處理系統的處理器同時讀取GPS的時間信息,到達預設時刻時,水聲信號發射端和數據采集系統同時啟動,實現對水聲信號的異地同步采集。水聲信號數據的算法處理是由單片機實現的。數據采集完成之后,單片機讀取FIFO中的數據,并對其作信號的短時能量分析,判斷出水聲信號的起始點,然后將水聲信號的有效數據和水聲信號起始點的位置通過VHF發送到上位機。實驗測試證明,本文設計的數據采集與處理系統在采樣率為4MHz時工作穩定可靠,功耗低,測量精度高,具有較強的實用性,在水聲信號的采集與處理方面有著廣闊的應用前景。
標簽： 數據采集
上傳時間： 2022-06-04
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隨著數字信號處理技術和數字電路工作速度的提高，以及對于系統靈敏度等要求的不斷提高，對于高速、高精度的ADC、DAC的指標都提出了很高的要求。比如在移動通信、圖像采集等應用領域中，一方面要求ADC有比較高的采樣率以采集高帶寬的輸入信號，另一方面又要有比較高的位數以分辨細微的變化。因此，保證ADC/DAC在高速采樣情況下的精度是一個很關鍵的問題。ADC/DAC芯片的性能測試是由芯片生產廠家完成的，需要借助昂貴的半導體測試儀器，但是對于板級和系統級的設計人員來說，更重要的是如何驗證芯片在板級或系統級應用上的真正性能指標。ADC的主要參數ADC的主要指標分為靜態指標和動態指標2大類。靜態指標主要有：Differ ential Non-Li nearity（DNL）ntegral Non-Li nearity（INL）Of fset Error ull Scale Gain Error動態指標主要有：
上傳時間： 2022-06-19
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