介紹了外置式USB無損圖像采集卡的設(shè)計和實現(xiàn)方案，它用于特殊場合的圖像處理及其相關(guān)領(lǐng)域。針對圖像傳輸?shù)奶攸c，結(jié)合FPCA/CPLD和USB技術(shù)，給出了硬件實現(xiàn)框圖，同時給出了PPGA/CPLD內(nèi)部時序控制圖和USB程序流程圖，結(jié)合框圖和部分程序源代碼，具體講述了課題中遇到的難點和相應(yīng)的解決方案。
上傳時間： 2013-10-29
上傳用戶：qw12
信息處理機(圖1)用于完成導(dǎo)彈上多路遙測信息的采集、處理、組包發(fā)送。主要功能包括高速1553B總線的數(shù)據(jù)收發(fā)、422接口設(shè)備的數(shù)據(jù)加載與檢測、多路數(shù)據(jù)融合和數(shù)據(jù)接收、處理、組包發(fā)送的功能。其中，總線數(shù)據(jù)和其他422接口送來的數(shù)據(jù)同時進行并行處理;各路輸入信息按預(yù)定格式進行融合與輸出;數(shù)據(jù)輸出速率以高速同步422口的幀同步脈沖為源，如果高速同步422口異常不影響總線數(shù)據(jù)和其它422口的數(shù)據(jù)融合與輸出功能。在CPU發(fā)生異?；蚩偩€數(shù)據(jù)異常時不影響其它422口數(shù)據(jù)的融合與輸出功能;能夠?qū)目偩€上接收的數(shù)據(jù)進行二次篩選、組包，并發(fā)送往總線，供其它設(shè)備接收。
標簽： FPGA 信息處理 中的應(yīng)用
上傳時間： 2013-10-22
上傳用戶：xjz632
為解決目前高速信號處理中的數(shù)據(jù)傳輸速度瓶頸以及傳輸距離的問題，設(shè)計并實現(xiàn)了一種基于FPGA 的高速數(shù)據(jù)傳輸系統(tǒng)，本系統(tǒng)借助Altera Cyclone III FPGA 的LVDS I/O 通道產(chǎn)生LVDS 信號，穩(wěn)定地完成了數(shù)據(jù)的高速、遠距離傳輸。系統(tǒng)所需的8B/10B 編解碼、數(shù)據(jù)時鐘恢復(fù)(CDR)、串/并行轉(zhuǎn)換電路、誤碼率計算模塊均在FPGA 內(nèi)利用VHDL 語言設(shè)計實現(xiàn)，大大降低了系統(tǒng)互聯(lián)的復(fù)雜度和成本，提高了系統(tǒng)集成度和穩(wěn)定性。
上傳時間： 2013-11-25
上傳用戶：爺?shù)臍赓|(zhì)
隨著系統(tǒng)設(shè)計復(fù)雜性和集成度的大規(guī)模提高，電子系統(tǒng)設(shè)計師們正在從事100MHZ以上的電路設(shè)計，總線的工作頻率也已經(jīng)達到或者超過50MHZ，有一大部分甚至超過100MHZ。目前約80% 的設(shè)計的時鐘頻率超過50MHz，將近50% 以上的設(shè)計主頻超過120MHz，有20%甚至超過500M。當系統(tǒng)工作在50MHz時，將產(chǎn)生傳輸線效應(yīng)和信號的完整性問題；而當系統(tǒng)時鐘達到120MHz時，除非使用高速電路設(shè)計知識，否則基于傳統(tǒng)方法設(shè)計的PCB將無法工作。因此，高速電路信號質(zhì)量仿真已經(jīng)成為電子系統(tǒng)設(shè)計師必須采取的設(shè)計手段。只有通過高速電路仿真和先進的物理設(shè)計軟件，才能實現(xiàn)設(shè)計過程的可控性。傳輸線效應(yīng)基于上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設(shè)計帶來以下效應(yīng)。 · 反射信號Reflected signals · 延時和時序錯誤Delay & Timing errors · 過沖(上沖/下沖)Overshoot/Undershoot · 串擾Induced Noise (or crosstalk) · 電磁輻射EMI radiation
標簽： 高速電路 傳輸線 效應(yīng)分析
上傳時間： 2013-11-05
上傳用戶：tzrdcaabb
采用Xlinx公司的Virtex5系列FPGA設(shè)計了一個用于多種高速串行協(xié)議的數(shù)據(jù)交換模塊,并解決了該模塊實現(xiàn)中的關(guān)鍵問題.該交換模塊實現(xiàn)4X模式RapidIO協(xié)議與4X模式PCI Express協(xié)議之間的數(shù)據(jù)交換,以及自定義光纖協(xié)議與4X模式PCI Express協(xié)議之間的數(shù)據(jù)交換,實現(xiàn)了單字讀寫以及DMA操作,并提供高速穩(wěn)定的傳輸帶寬.
標簽： FPGA 高速串行 模塊 實現(xiàn)方法
上傳時間： 2013-10-19
上傳用戶：angle
現(xiàn)代數(shù)字信號處理從視頻擴展到了中頻甚至射頻,針對要求信號處理的處理速度越來越高、傳輸速率越來越快等特點,給出了一款使用高性能FPGA、DAC以及經(jīng)先進的PCB設(shè)計工具設(shè)計、仿真的高速信號處理模塊,實現(xiàn)了對高速信號的實時接收和處理。關(guān)鍵詞:數(shù)字信號處理; 高速電路; FPGA;設(shè)計與仿真
上傳時間： 2013-10-09
上傳用戶：baiom
摘要: 串行傳輸技術(shù)具有更高的傳輸速率和更低的設(shè)計成本, 已成為業(yè)界首選, 被廣泛應(yīng)用于高速通信領(lǐng)域。提出了一種新的高速串行傳輸接口的設(shè)計方案, 改進了Aurora 協(xié)議數(shù)據(jù)幀格式定義的弊端, 并采用高速串行收發(fā)器Rocket I/O, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps的高速串行傳輸。關(guān)鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協(xié)議 為促使FPGA 芯片與串行傳輸技術(shù)更好地結(jié)合以滿足市場需求, Xilinx 公司適時推出了內(nèi)嵌高速串行收發(fā)器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協(xié)議———Aurora 協(xié)議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復(fù)等功能, 可以理想地適用于芯片之間或背板的高速串行數(shù)據(jù)傳輸。Aurora 協(xié)議是為專有上層協(xié)議或行業(yè)標準的上層協(xié)議提供透明接口的第一款串行互連協(xié)議, 可用于高速線性通路之間的點到點串行數(shù)據(jù)傳輸, 同時其可擴展的帶寬, 為系統(tǒng)設(shè)計人員提供了所需要的靈活性[4]。但該協(xié)議幀格式的定義存在弊端,會導(dǎo)致系統(tǒng)資源的浪費。本文提出的設(shè)計方案可以改進Aurora 協(xié)議的固有缺陷,提高系統(tǒng)性能, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應(yīng)用前景。
上傳時間： 2013-10-13
上傳用戶：lml1234lml
摘 要:介紹了FPGA最新一代器件Virtex25上的高速串行收發(fā)器RocketIO?；贛L505開發(fā)平臺構(gòu)建了一個高速串行數(shù)據(jù)傳輸系統(tǒng),重點說明了該系統(tǒng)采用RocketIO實現(xiàn)1. 25Gbp s高速串行傳輸?shù)脑O(shè)計方案。實現(xiàn)并驗證了采用FPGA完成千兆串行傳輸?shù)墓δ苣繕?為后續(xù)采用FPGA實現(xiàn)各種高速協(xié)議奠定了良好的基礎(chǔ)。關(guān)鍵詞: FPGA;高速串行傳輸; RocketIO; GTP 在數(shù)字系統(tǒng)互連設(shè)計中,高速串行I/O技術(shù)取代傳統(tǒng)的并行I/O技術(shù)成為當前發(fā)展的趨勢。與傳統(tǒng)并行I/O技術(shù)相比,串行方案提供了更大的帶寬、更遠的距離、更低的成本和更高的擴展能力,克服了并行I/O設(shè)計存在的缺陷。在實際設(shè)計應(yīng)用中,采用現(xiàn)場可編程門陣列( FPGA)實現(xiàn)高速串行接口是一種性價比較高的技術(shù)途徑。
上傳時間： 2013-10-22
上傳用戶：semi1981
高速串并轉(zhuǎn)換器的設(shè)計是FPGA 設(shè)計的一個重要方面,傳統(tǒng)設(shè)計方法由于采用FPGA 的內(nèi)部邏輯資源來實現(xiàn),從而限制了串并轉(zhuǎn)換的速度。該研究以網(wǎng)絡(luò)交換調(diào)度系統(tǒng)的FGPA 驗證平臺中多路高速串并轉(zhuǎn)換器的設(shè)計為例,詳細闡述了1 :8DDR 模式下高速串并轉(zhuǎn)換器的設(shè)計方法和16 路1 :8 串并轉(zhuǎn)換器的實現(xiàn)。結(jié)果表明,采用Xilinx Virtex24 的ISERDES 設(shè)計的多路串并轉(zhuǎn)換器可以實現(xiàn)800 Mbit/ s 輸入信號的串并轉(zhuǎn)換,并且減少了設(shè)計復(fù)雜度,縮短了開發(fā)周期,能滿足設(shè)計要求。關(guān)鍵詞:串并轉(zhuǎn)換;現(xiàn)場可編程邏輯陣列;Xilinx ; ISERDES
標簽： FPGA 多路 串并轉(zhuǎn)換
上傳時間： 2013-11-17
上傳用戶：hxy200501
LVDS(低壓差分信號)標準ANSI/TIA /E IA26442A22001廣泛應(yīng)用于許多接口器件和一些ASIC及FPGA中。文中探討了LVDS的特點及其PCB (印制電路板)設(shè)計,糾正了某些錯誤認識。應(yīng)用傳輸線理論分析了單線阻抗、雙線阻抗及LVDS差分阻抗計算方法,給出了計算單線阻抗和差分阻抗的公式,通過實際計算說明了差分阻抗與單線阻抗的區(qū)別,并給出了PCB布線時的幾點建議。關(guān)鍵詞: LVDS, 阻抗分析, 阻抗計算, PCB設(shè)計 LVDS (低壓差分信號)是高速、低電壓、低功率、低噪聲通用I/O接口標準,其低壓擺幅和差分電流輸出模式使EM I (電磁干擾)大大降低。由于信號輸出邊緣變化很快,其信號通路表現(xiàn)為傳輸線特性。因此,在用含有LVDS接口的Xilinx或Altera等公司的FP2GA及其它器件進行PCB (印制電路板)設(shè)計時,超高速PCB設(shè)計和差分信號理論就顯得特別重要。
上傳時間： 2013-10-31
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