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高速AD轉換器

  • 基于光纖技術的雷達高速通信技術研究

    文章分析了雷達高速寬帶數字接收與恢復的現狀,以及制約其發展的關鍵因素,提出基于高速串行器/解串器、FPGA和正交數字上變頻器的高速寬帶數字接收與恢復系統方案。系統以光纖為傳輸媒介,以FPGA為控制核心,正交調試器為信號調制平臺,完成高速數字接收、基帶信號預處理與基帶信號的上變頻等功能。該系統具有誤碼率低、可靠性高的優點。

    標簽: 光纖技術 雷達 技術研究 高速通信

    上傳時間: 2014-12-28

    上傳用戶:czl10052678

  • 基于TLK2711的高速串行全雙工通信協議研究

    針對實時型相機對系統小型化、通用化及數據高速率可靠傳輸的需求,文中在研究高速串行器/解串器(SerDes)器件TLK2711工作原理的基礎上,提出了高速串行全雙工通信協議總體設計方案。文章以TLK2711為物理層、FPGA為鏈路層設計了高速串行全雙工通信協議,對協議的實現進行了詳細的描述。協議的在定制中力求做到了最簡化,為上層用戶提供簡單的數據接口。試驗中通過兩塊電路板的聯調,完成了數據率為2.5Gbps的點對點高速傳輸,采用發送偽隨機碼測試,系統工作2小時,所測誤碼率小于10-12。

    標簽: 2711 TLK 高速串行 全雙工

    上傳時間: 2014-12-28

    上傳用戶:wff

  • 一種點對點高速通信控制器的設計與實現

    為了提高CPU模塊之間的點對點通信速率,通過對以太網控制器MAC的研究,設計出一種點對點高速通信控制器。該控制器是基于媒體無關接口MII和以太網收發器的點對點高速通信控制器。利用VHDL語言編寫該控制器的相關代碼,使用MAXPLUSⅡ對該控制器的數據發送和數據接收進行仿真,并在實驗室樣機上進行實現。仿真結果和實驗結果表明這種點對點高速通信控制器的設計方法是可行的。

    標簽: 點對點 控制器 高速通信

    上傳時間: 2013-11-09

    上傳用戶:zhangxin

  • 高速互連 (第9版本)

    美信公司的高速互連 (第9版本) 資料,主要內容有: 3mm x 3mm串行器支持微型安全攝像機設計 .2吉比特、多端口、LVDS交叉點開關,有效降低系統成本 ...318位、智能型雙向LVDS SerDes,無需CAN或LIN接口 .....4帶有LVDS系統接口的GMSL SerDes,電路板尺寸縮減50% ....5GMSL SerDes提供完備的數字視頻、音頻和控制數據支持 6利用HDCP GMSL SerDes實現安全的數據傳輸 ....7降低汽車導航系統的EMI和成本 ....821位、直流平衡LVDS解串器,可編程擴頻 .....9選型指南 ....10

    標簽: 高速互連 版本

    上傳時間: 2014-12-05

    上傳用戶:athjac

  • 高速脈沖峰值保持電路的設計

      為滿足能譜分析中多道脈沖幅度分析器A/D轉換的要求,設計了一種高速脈沖峰值保持電路。以高速電壓比較器LM311、采樣/保持芯片LF398作為主要器件,具有幅度判別、波形采樣、峰值保持、電荷泄放等功能,結構簡單,易于調試。實驗表明:對于高速脈沖信號,該電路可以較好地甄別峰值并保持,性能可靠,響應速度快,誤差小于1%。

    標簽: 高速脈沖 峰值保持電路

    上傳時間: 2013-11-17

    上傳用戶:saharawalker

  • UHF讀寫器設計中的FM0解碼技術

       針對UHF讀寫器設計中,在符合EPC Gen2標準的情況下,對標簽返回的高速數據進行正確解碼以達到正確讀取標簽的要求,提出了一種新的在ARM平臺下采用邊沿捕獲統計定時器數判斷數據的方法,并對FM0編碼進行解碼。與傳統的使用定時器定時采樣高低電平的FM0解碼方法相比,該解碼方法可以減少定時器定時誤差累積的影響;可以將捕獲定時器數中斷與數據判斷解碼相對分隔開,使得中斷對解碼影響很小,實現捕獲與解碼的同步。通過實驗表明,這種方法提高了解碼的效率,在160 Kb/s的接收速度下,讀取一張標簽的時間約為30次/s。 Abstract:  Aiming at the requirement of receiving correctly decoded data from the tag under high-speed communication which complied with EPC Gen2 standard in the design of UHF interrogator, the article introduced a new technology for FM0 decoding which counted the timer counter to judge data by using the edge interval of signal capture based on the ARM7 platform. Compared with the traditional FM0 decoding method which used the timer timed to sample the high and low level, the method could reduce the accumulation of timing error and could relatively separate capture timer interrupt and the data judgment for decoding, so that the disruption effect on the decoding was small and realizd synchronization of capture and decoding. Testing result shows that the method improves the efficiency of decoding, at 160 Kb/s receiving speed, the time of the interrogator to read a tag is about 30 times/s.

    標簽: UHF FM0 讀寫器 解碼技術

    上傳時間: 2013-11-10

    上傳用戶:liufei

  • C8051Fxxx高速SOC單片機原理及應用_潘琢金

    本書介紹了Cygnal集成產品公司的C8051Fxxx高速片上系統(SOC)單片機的硬件結構和工作原理,詳細闡述了C8051Fxxx的定時器、可編程計數器陣列(PCA)、串行口、SMBus/I2C接口、SPI總線接口、ADC、DAC、比較器、復位源、振蕩器、看門狗定時器、JTAG接口等外設或功能部件的結構和使用方法。

    標簽: C8051 8051 Fxxx SOC

    上傳時間: 2013-10-26

    上傳用戶:born2007

  • AD中關于文件的打?。≒DF)

    AD 中有時為了方便查 看文件或者進行器裝配,會經常打印成紙張中有時為了方便查 看文件或者進行器裝配,會經常打印成紙張看與參考,下面對其文件的打印進行詳細介紹:

    標簽: 打印

    上傳時間: 2014-01-21

    上傳用戶:shengyj12345

  • 基于FPGA的RS碼譯碼器的設計

    介紹了符合CCSDS標準的RS(255,223)碼譯碼器的硬件實現結構。譯碼器采用8位并行時域譯碼算法,主要包括了修正后的無逆BM迭代譯碼算法,錢搜索算法和Forney算法。采用了三級流水線結構實現,減小了譯碼器的時延,提高了譯碼的速率,使用了VHDL語言完成譯碼器的設計與實現。測試表明,該譯碼器性能優良,適用于高速通信。

    標簽: FPGA RS碼 譯碼器

    上傳時間: 2013-12-13

    上傳用戶:yzhl1988

  • 高速PCB經驗與技巧

    EDA技術已經研發出一整套高速PCB和電路板級系統的設計分析工具和方法學,這些技術涵蓋高速電路設計分析的方方面面:靜態時序分析、信號完整性分析、EMI/EMC設計、地彈反射分析、功率分析以及高速布線器。

    標簽: PCB 經驗

    上傳時間: 2013-10-30

    上傳用戶:ljd123456

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