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優(yōu)化算法

  • 圖像縮放算法研究及其FPGA實現(xiàn).rar

    圖像縮放在圖像處理領(lǐng)域中,發(fā)揮著重要作用。圖像的分辨率調(diào)整和格式變換,都需要用到圖像縮放技術(shù)。隨著多媒體技術(shù)和大規(guī)模集成電路的發(fā)展,利用硬件實現(xiàn)視頻圖像無級縮放已成為圖像處理研究的一個重要課題。 圖像縮放通常由插值算法實現(xiàn)。傳統(tǒng)的插值算法由于實現(xiàn)原理的局限性,在縮放時容易引起邊緣鋸齒或細節(jié)模糊現(xiàn)象。針對傳統(tǒng)插值算法的這個不足,出現(xiàn)了許多基于邊緣改進的算法。但這些算法一般只能完成2k倍數(shù)插值,無法真正做到基于邊緣的無級縮放。 為了實現(xiàn)基于邊緣改進的無級縮放,本文做了如下五個方面的研究工作: 1.系統(tǒng)回顧了圖像縮放技術(shù),包括傳統(tǒng)圖像縮放技術(shù)和多邊緣檢測插值,分析了這些圖像縮放技術(shù)的優(yōu)缺點。 2.重點研究了新興的方向多項式插值算法,該算法能夠真正完成基于邊緣改進的無級縮放。 3.提出改進的方向多項式插值算法(IOPI算法),該算法針對硬件實現(xiàn),做了兩個方面改進:提出EDV算法,簡化邊緣方向的確定;提出Cubic6逼近插值算法(A-Cubic6算法),改善平坦區(qū)域縮放效果。其中的EDV算法通過加減、比較模塊,完成邊緣方向的確定。相比原算法中的乘除法、直方圖計算,大大簡化了硬件實現(xiàn),降低了硬件實現(xiàn)成本。A-Cubic6算法利用查找表簡化了Cubic6點插值算法的實現(xiàn),而且明顯改善了非邊緣區(qū)域的縮放效果。 4.研究縮放算法與圖像質(zhì)量的評價方法。比較、分析各算法的軟件仿真結(jié)果,得出結(jié)論:本文提出的IOPI算法在平坦區(qū)域和邊緣區(qū)域都具有比其它算法更突出的效果。 5.結(jié)合實時視頻處理要求,研究了IOPI算法的FPGA實現(xiàn)。已完成最近鄰域插值和A-Cubic6算法的FPGA實現(xiàn),可以在硬件平臺上穩(wěn)定工作。

    標(biāo)簽: FPGA 圖像 算法研究

    上傳時間: 2013-06-05

    上傳用戶:2728460838

  • 一種基于SIFT描述子的特征匹配新算法

    為了克服傳統(tǒng)的局部特征匹配算法對噪聲和圖像灰度非線性變換敏感的不足,提出了基于SIFT(Scale Invariant Feature Transform)描述算子的特征匹配算法。該算法首先

    標(biāo)簽: SIFT 特征匹配 新算法

    上傳時間: 2013-04-24

    上傳用戶:hphh

  • 高噪聲率下極值型中值濾波算法的改進

    極值型中值濾波算法在高噪聲率下的濾波效果不是很好,主要原因有以下兩個:首先,濾波窗口中過多的噪聲點會使窗口中的點在排序時產(chǎn)生中值偏移;其次是高噪聲率環(huán)境下,可能序列中值本身就是是噪聲點。對此,本文提出

    標(biāo)簽: 高噪聲率 中值濾波 法的改進

    上傳時間: 2013-06-26

    上傳用戶:小小小熊

  • 應(yīng)用VHDL基于FPGA設(shè)計FIR濾波器

    伴隨高速DSP技術(shù)的廣泛應(yīng)用,實時快速可靠地進行數(shù)字信號處理成為用戶追求的目標(biāo)。同時,由于可編程器件在速度和集成度方面的飛速提高,使得利用硬件實現(xiàn)數(shù)字信號實時快速可靠處理有了新的途徑。 FIR濾波器是數(shù)字信號處理中常用部件,它的最大優(yōu)點在于:設(shè)計任何幅頻特性時,可以具有嚴(yán)格的線性相位,這一點對數(shù)字信號的實時處理非常關(guān)鍵。 FPGA是常用的可編程器件,它所具有的查找表結(jié)構(gòu)非常適用于實現(xiàn)實時快速可靠的FIR濾波器,在加上VHDL語言靈活的描述方法以及與硬件無關(guān)的特點,使得使用VHDL語言基于FPGA芯片實現(xiàn)FIR濾波器成為研究的方向。 本文對基于FPGA的FIR數(shù)字濾波器實現(xiàn)進行了研究,并設(shè)計了一個16階的FIR低通濾波器。所做的主要工作為: 1.以FIR數(shù)字濾波器的基本理論為依據(jù),使用分布式算法作為濾波器的硬件實現(xiàn)算法,并對其進行了詳細的討論。針對分布式算法中查找表規(guī)模過大的缺點,采用多塊查找表的方式減小硬件規(guī)模。 2.在設(shè)計中采用了自頂向下的層次化、模塊化的設(shè)計思想,將整個濾波器劃分為多個模塊,利用VHDL語言的描述方法進行了各個功能模塊的設(shè)計,最終完成了FIR數(shù)字濾波器的系統(tǒng)設(shè)計。 3.采用FLEX10K系列器件實現(xiàn)一個16階的FIR低通濾波器的設(shè)計實例,用MAX+PLUSII軟件進行了仿真,并用MATLAB對仿真結(jié)果進行了分析,證明所設(shè)計的FIR數(shù)字濾波器功能正確。 仿真結(jié)果表明,本論文所設(shè)計的FIR濾波器硬件規(guī)模較小,采樣率達到了17.73MHz。同時只要將查找表進行相應(yīng)的改動,就能分別實現(xiàn)低通、高通、帶通FIR濾波器,體現(xiàn)了設(shè)計的靈活性。

    標(biāo)簽: VHDL FPGA FIR 濾波器

    上傳時間: 2013-04-24

    上傳用戶:zdluffy

  • 紅外成像制導(dǎo)的FPGA數(shù)據(jù)預(yù)處理技術(shù)研究

    本文研究了在復(fù)雜背景下紅外圖像的背景和噪聲抑制算法,并且完成了硬件實現(xiàn),主要包括以下內(nèi)容: 1.通過對實際紅外圖像的背景和噪聲特性的研究分析,設(shè)計改進了一種基于加權(quán)廣義次序統(tǒng)計濾波器的背景抑制的算法。紅外圖像的噪聲通常為脈沖噪聲,具有高頻特性;而紅外圖像的背景變換比較緩慢,其頻譜成分多集中在低頻區(qū)域,所以本文在對圖像特性分析的基礎(chǔ)上,設(shè)計改進了基于加權(quán)廣義次序統(tǒng)計濾波器的背景抑制的算法。在對采集的起伏背景紅外圖像進行背景抑制后,用全局門限可以有效的分割出目標(biāo)信息,輸出包含目標(biāo)信息的二值化圖像,為后續(xù)處理提供數(shù)據(jù)。但是出于更復(fù)雜背景條件下算法有效性的目的,深入討論了局部自適應(yīng)門限分割算法的設(shè)計。 2.在實時信號處理系統(tǒng)中,底層的圖像預(yù)處理算法目前難以用軟件實現(xiàn);但是其運算結(jié)構(gòu)相對比較簡單,適于用FPGA進行硬件實現(xiàn)。本文對算法的FPGA設(shè)計作了較為深入地研究,同時介紹了算法的VHDL實現(xiàn),利用模塊化的優(yōu)點對算法分模塊設(shè)計,對各個模塊的實現(xiàn)作了詳細介紹。 3.完成了紅外成像制導(dǎo)系統(tǒng)的預(yù)處理部分硬件電路設(shè)計,對FPGA中預(yù)處理算法的處理結(jié)果進行了驗證。通過算法在硬件上的實現(xiàn),證明了算法的有效性。

    標(biāo)簽: FPGA 紅外成像 制導(dǎo) 數(shù)據(jù)

    上傳時間: 2013-07-02

    上傳用戶:釣鰲牧馬

  • 基于FPGA/CPLD實現(xiàn)的FFT算法與仿真分析

    可編程邏輯器件FPGA(現(xiàn)場可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)越來越多的應(yīng)用于數(shù)字信號處理領(lǐng)域,與傳統(tǒng)的ASIC(專用集成電路)和DSP(數(shù)字信號處理器)相比,基于FPGA和CPLD實現(xiàn)的數(shù)字信號處理系統(tǒng)具有更高的實時性和可嵌入性,能夠方便地實現(xiàn)系統(tǒng)的集成與功能擴展。 FFT的硬件結(jié)構(gòu)主要包括蝶形處理器、存儲單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內(nèi)引入流水線結(jié)構(gòu),提高了FFT的運算速度。同時,流水線寄存器能夠寄存蝶形運算中的公共項,這樣在設(shè)計蝶形處理器時只用到了一個乘法器和兩個加法器,降低了硬件電路的復(fù)雜度。 為了進一步提高FFT的運算速度,本文在深入研究各種乘法器算法的基礎(chǔ)上,為蝶形處理器設(shè)計了一個并行乘法器。在實現(xiàn)該乘法器時,本文采用改進的布斯算法,用以減少部分積的個數(shù)。同時,使用華萊士樹結(jié)構(gòu)和4-2壓縮器對部分積并行相加。 本文以32點復(fù)數(shù)FFT為例進行設(shè)計與邏輯綜合。通過設(shè)計相應(yīng)的存儲單元,地址生成單元和控制單元完成FFT電路。電路的仿真結(jié)果與軟件計算結(jié)果相符,證明了本文所提出的算法的正確性。 另外,本文還對設(shè)計結(jié)果提出了進一步的改進方案,在乘法器內(nèi)加入一級流水線寄存器,使FFT的速度能夠提高到當(dāng)前速度的兩倍,這在實時性要求較高的場合具有極高的實用價值。

    標(biāo)簽: FPGA CPLD FFT 算法

    上傳時間: 2013-07-18

    上傳用戶:wpt

  • ECC密碼算法的FPGA實現(xiàn)及優(yōu)化設(shè)計

      本文主要對基于FPGA芯片的橢圓曲線密碼算法的實現(xiàn)及優(yōu)化設(shè)計進行了研究。由于點乘運算極大影響了橢圓曲線密碼系統(tǒng)的加/解密速度,本文對點乘運算的FPGA設(shè)計進行了重點優(yōu)化。首先比較分析了三種點乘算法,從運算復(fù)雜度的角度確定了蒙哥馬里算法是最利于FPGA芯片實現(xiàn)的。然后根據(jù)蒙哥馬里算法,用VerilogHDL語言實現(xiàn)了基于FPGA芯片的橢圓域中的基本運算(模加、模乘、模平方和模逆)。通過三種模乘算法在FPGA上的實現(xiàn),設(shè)計出一種串并混合的乘法器,達到了面積與速度的最佳匹配。 本文利用Modelsim對本課題設(shè)計的硬件系統(tǒng)進行了仿真實驗,驗證了所設(shè)計的硬件系統(tǒng)完成了橢圓曲線密碼算法在FPGA上的實現(xiàn)。最后使用SynplifyPro進行綜合及布局布線,綜合報告文件證明了本課題所設(shè)計的ECC加密系統(tǒng)達到了優(yōu)化芯片速度和面積的目的。

    標(biāo)簽: FPGA ECC 密碼算法 優(yōu)化設(shè)計

    上傳時間: 2013-04-24

    上傳用戶:thuyenvinh

  • 基于FPGA的頻率特性測試儀的研制

    頻率特性測試儀(簡稱掃頻儀)是一種測試電路頻率特性的儀器,它廣泛應(yīng)用于無線電、電視、雷達及通信等領(lǐng)域,為分析和改善電路的性能提供了便利的手段。而傳統(tǒng)的掃頻儀由多個模塊構(gòu)成,電路復(fù)雜,體積龐大,而且在高頻測量中,大量的分立元件易受溫度變化和電磁干擾的影響。為此,本文提出了集成化設(shè)計的方法,針對可編程邏輯器件的特點,對硬件實現(xiàn)方法進行了探索。 本文對三大關(guān)鍵技術(shù)進行了深入研究: 第一,由掃頻信號發(fā)生器的設(shè)計出發(fā),對直接數(shù)字頻率合成技術(shù)(DDS)進行了系統(tǒng)的理論研究,并改進了ROM壓縮方法,在提高壓縮比的同時,改進了DDS系統(tǒng)的雜散度,并且利用該方法實現(xiàn)了幅度和相位可調(diào)制的DDS系統(tǒng)-掃頻信號發(fā)生器。 第二,為了提高系統(tǒng)時鐘的工作頻率,對流水線算法進行了深入的研究,并針對累加器的特點,進行了一系列的改進,使系統(tǒng)能在100MHz的頻率下正常工作。 第三,從系統(tǒng)頻率特性測試的理論出發(fā),研究如何在FPGA中提高多位數(shù)學(xué)運算的速度,從而提出了一種實現(xiàn)多位BCD碼除法運算的方法—高速串行BCD碼除法;隨后,又將流水線技術(shù)應(yīng)用于該算法,對該方法進行改進,完成了基于流水線技術(shù)的BCD碼除法運算的設(shè)計,并用此方法實現(xiàn)了頻率特性的測試。 在研究以上理論方法的基礎(chǔ)上,以大規(guī)模可編程邏輯器件EP1K100QC208和微處理器89C52為實現(xiàn)載體,提出了基于單片機和FPGA體系結(jié)構(gòu)的集成化設(shè)計方案;以VerilogHDL為設(shè)計語言,實現(xiàn)了頻率特性測試儀主要部分的設(shè)計。該頻率特性測試儀完成掃頻信號的輸出和頻率特性的測試兩大主要任務(wù),而掃頻信號源和頻率特性測試這兩大主要模塊可集成在一片可編程邏輯器件中,充分體現(xiàn)了可編程邏輯器件的優(yōu)勢。 本文首先對相關(guān)的概念理論進行了介紹,包括DDS原理、流水線技術(shù)等,進而提出了系統(tǒng)的總體設(shè)計方案,包括設(shè)計工具、語言和實現(xiàn)載體的選擇,而后,簡要介紹了微處理器電路和外圍電路,最后,較為詳細地闡述了兩個主要模塊的設(shè)計,并給出了實現(xiàn)方式。

    標(biāo)簽: FPGA 頻率特性 測試 儀的研制

    上傳時間: 2013-06-08

    上傳用戶:xiangwuy

  • 基于FPGA的細胞圖像識別預(yù)處理的硬件研究

    本文提出了一種基于FPGA的細胞圖像識別系統(tǒng)方案,該系統(tǒng)中FPGA處于核心地位,F(xiàn)PGA采用Altera公司的EP1K100QC208-1芯片,構(gòu)造專用處理功能,實現(xiàn)彩色圖像灰度化、灰度變換、中值濾波、低通濾波、灰度圖像二值化等算法。這部分處理的數(shù)據(jù)量非常大,由于采用FPGA處理,產(chǎn)生的時延變得很小;最后系統(tǒng)機進行識別處理的是二值圖像,數(shù)據(jù)量也很小。所進行的仿真實驗取得了良好的效果,給出了部分源代碼和實驗結(jié)果。設(shè)計采用VHDL語言描述,并使用電子設(shè)計自動化(EDA)工具進行了模擬和驗證。

    標(biāo)簽: FPGA 圖像識別 預(yù)處理 硬件

    上傳時間: 2013-04-24

    上傳用戶:xwd2010

  • JPEG2000二維離散小波變換快速算法研究和FPGA實現(xiàn)

    相對于JPEG中二維離散余弦變換(2DDCT)來說,在JPEG2000標(biāo)準(zhǔn)中,二維離散小波變換(2DDWT)是其圖像壓縮系統(tǒng)的核心變換。在很多需要進行實時處理圖像的系統(tǒng)中,如數(shù)碼相機、遙感遙測、衛(wèi)星通信、多媒體通信、便攜式攝像機、移動通信等系統(tǒng),需要用芯片實現(xiàn)圖像的編解碼壓縮過程。雖然有許多研究工作者對圖像處理的小波變換進行了研究,但大都只偏重算法研究,對算法硬件實現(xiàn)時的復(fù)雜性考慮較少,對圖像處理的小波變換硬件實現(xiàn)的研究也較少。  本文針對圖像處理的小波變換算法及其硬件實現(xiàn)進行了研究。對文獻[13]提出的“內(nèi)嵌延拓提升小波變換”(Combiningthedata-extensionprocedureintothelifting-basedDWTcore)快速算法進行仔細分析,提出一種基于提升方式的5/3小波變換適合硬件實現(xiàn)的算法,在MATLAB中仿真驗證了該算法,證明其是正確的。并設(shè)計了該算法的硬件結(jié)構(gòu),在MATLAT的Simulink中進行仿真,對該結(jié)構(gòu)進行VHDL語言的寄存器傳輸級(RTL)描述與仿真,成功綜合到Altera公司的FPGA器件中進行驗證通過。本算法與傳統(tǒng)的小波變換的邊界處理方法比較:由于將其邊界延拓過程內(nèi)嵌于小波變換模塊中,使該硬件結(jié)構(gòu)無需額外的邊界延拓過程,減少小波變換過程中對內(nèi)存的讀寫量,從而達到減少內(nèi)存使用量,降低功耗,提高硬件利用率和運算速度的特點。本算法與文獻[13]提出的算法相比較:無需增加額外的硬件計算模塊,又具有在硬件實現(xiàn)時不改變原來的提升小波算法的規(guī)則性結(jié)構(gòu)的特點。這種小波變換硬件芯片的實現(xiàn)不僅適用于JPEG2000的5/3無損小波變換,當(dāng)然也可用于其它各種實時圖像壓縮處理硬件系統(tǒng)。

    標(biāo)簽: JPEG 2000 FPGA 二維

    上傳時間: 2013-06-13

    上傳用戶:jhksyghr

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