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180度單排雙塑排針

模塊電源功能性參數指標及測試方法

　　模塊電源的電氣性能是通過一系列測試來呈現的，下列為一般的功能性測試項目，詳細說明如下：電源調整率(Line Regulation) 負載調整率(Load Regulation) 綜合調整率(Conmine Regulation) 輸出漣波及雜訊(Ripple & Noise) 輸入功率及效率(Input Power, Efficiency) 動態負載或暫態負載(Dynamic or Transient Response) 起動(Set-Up)及保持(Hold-Up)時間常規功能(Functions)測試 1. 電源調整率　　電源調整率的定義為電源供應器于輸入電壓變化時提供其穩定輸出電壓的能力。測試步驟如下：于待測電源供應器以正常輸入電壓及負載狀況下熱機穩定后，分別于低輸入電壓(Min)，正常輸入電壓(Normal)，及高輸入電壓(Max)下測量并記錄其輸出電壓值。電源調整率通常以一正常之固定負載(Nominal Load)下，由輸入電壓變化所造成其輸出電壓偏差率(deviation)的百分比，如下列公式所示：　　[Vo(max)-Vo(min)] / Vo(normal) 2. 負載調整率　　負載調整率的定義為開關電源于輸出負載電流變化時，提供其穩定輸出電壓的能力。測試步驟如下：于待測電源供應器以正常輸入電壓及負載狀況下熱機穩定后，測量正常負載下之輸出電壓值，再分別于輕載(Min)、重載(Max)負載下，測量并記錄其輸出電壓值(分別為Vo(max)與Vo(min))，負載調整率通常以正常之固定輸入電壓下，由負載電流變化所造成其輸出電壓偏差率的百分比，如下列公式所示：　　[Vo(max)-Vo(min)] / Vo(normal) 　　 3. 綜合調整率　　綜合調整率的定義為電源供應器于輸入電壓與輸出負載電流變化時，提供其穩定輸出電壓的能力。這是電源調整率與負載調整率的綜合，此項測試系為上述電源調整率與負載調整率的綜合，可提供對電源供應器于改變輸入電壓與負載狀況下更正確的性能驗證。綜合調整率用下列方式表示：于輸入電壓與輸出負載電流變化下，其輸出電壓之偏差量須于規定之上下限電壓范圍內(即輸出電壓之上下限絕對值以內)或某一百分比界限內。 4. 輸出雜訊　　輸出雜訊(PARD)系指于輸入電壓與輸出負載電流均不變的情況下，其平均直流輸出電壓上的周期性與隨機性偏差量的電壓值。輸出雜訊是表示在經過穩壓及濾波后的直流輸出電壓上所有不需要的交流和噪聲部份(包含低頻之50/60Hz電源倍頻信號、高于20 KHz之高頻切換信號及其諧波，再與其它之隨機性信號所組成))，通常以mVp-p峰對峰值電壓為單位來表示。　　一般的開關電源的規格均以輸出直流輸出電壓的1%以內為輸出雜訊之規格，其頻寬為20Hz到20MHz。電源實際工作時最惡劣的狀況(如輸出負載電流最大、輸入電源電壓最低等)，若電源供應器在惡劣環境狀況下，其輸出直流電壓加上雜訊后之輸出瞬時電壓，仍能夠維持穩定的輸出電壓不超過輸出高低電壓界限情形，否則將可能會導致電源電壓超過或低于邏輯電路(如TTL電路)之承受電源電壓而誤動作，進一步造成死機現象。　　同時測量電路必須有良好的隔離處理及阻抗匹配，為避免導線上產生不必要的干擾、振鈴和駐波，一般都采用雙同軸電纜并以50Ω于其端點上，并使用差動式量測方法(可避免地回路之雜訊電流)，來獲得正確的測量結果。 5. 輸入功率與效率　　電源供應器的輸入功率之定義為以下之公式：　　True Power = Pav(watt) = Vrms x Arms x Power Factor 即為對一周期內其輸入電壓與電流乘積之積分值，需注意的是Watt≠VrmsArms而是Watt=VrmsArmsxP.F.，其中P.F.為功率因素(Power Factor)，通常無功率因素校正電路電源供應器的功率因素在0.6～0.7左右，其功率因素為1～0之間。　　電源供應器的效率之定義為為輸出直流功率之總和與輸入功率之比值。效率提供對電源供應器正確工作的驗證，若效率超過規定范圍，即表示設計或零件材料上有問題，效率太低時會導致散熱增加而影響其使用壽命。 6. 動態負載或暫態負載　　一個定電壓輸出的電源，于設計中具備反饋控制回路，能夠將其輸出電壓連續不斷地維持穩定的輸出電壓。由于實際上反饋控制回路有一定的頻寬，因此限制了電源供應器對負載電流變化時的反應。若控制回路輸入與輸出之相移于增益(Unity Gain)為1時，超過180度，則電源供應器之輸出便會呈現不穩定、失控或振蕩之現象。實際上，電源供應器工作時的負載電流也是動態變化的，而不是始終維持不變(例如硬盤、軟驅、CPU或RAM動作等)，因此動態負載測試對電源供應器而言是極為重要的?？删幊绦螂娮迂撦d可用來模擬電源供應器實際工作時最惡劣的負載情況，如負載電流迅速上升、下降之斜率、周期等，若電源供應器在惡劣負載狀況下，仍能夠維持穩定的輸出電壓不產生過高激(Overshoot)或過低(Undershoot)情形，否則會導致電源之輸出電壓超過負載組件(如TTL電路其輸出瞬時電壓應介于4.75V至5.25V之間，才不致引起TTL邏輯電路之誤動作)之承受電源電壓而誤動作，進一步造成死機現象。 7. 啟動時間與保持時間　　啟動時間為電源供應器從輸入接上電源起到其輸出電壓上升到穩壓范圍內為止的時間，以一輸出為5V的電源供應器為例，啟動時間為從電源開機起到輸出電壓達到4.75V為止的時間。　　保持時間為電源供應器從輸入切斷電源起到其輸出電壓下降到穩壓范圍外為止的時間，以一輸出為5V的電源供應器為例，保持時間為從關機起到輸出電壓低于4.75V為止的時間，一般值為17ms或20ms以上，以避免電力公司供電中于少了半周或一周之狀況下而受影響。　　 8. 其它在電源具備一些特定保護功能的前提下，還需要進行保護功能測試，如過電壓保護(OVP)測試、短路保護測試、過功保護等

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上傳時間： 2013-10-22

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PCB可測性設計布線規則之建議―從源頭改善可測率

P C B 可測性設計布線規則之建議― ― 從源頭改善可測率PCB 設計除需考慮功能性與安全性等要求外，亦需考慮可生產與可測試。這里提供可測性設計建議供設計布線工程師參考。1. 每一個銅箔電路支點，至少需要一個可測試點。如無對應的測試點，將可導致與之相關的開短路不可檢出，并且與之相連的零件會因無測試點而不可測。2. 雙面治具會增加制作成本，且上針板的測試針定位準確度差。所以Layout 時應通過Via Hole 盡可能將測試點放置于同一面。這樣就只要做單面治具即可。3. 測試選點優先級：A.測墊(Test Pad) B.通孔(Through Hole) C.零件腳(Component Lead) D.貫穿孔(Via Hole)(未Mask)。而對于零件腳，應以AI 零件腳及其它較細較短腳為優先，較粗或較長的引腳接觸性誤判多。4. PCB 厚度至少要62mil(1.35mm)，厚度少于此值之PCB 容易板彎變形，影響測點精準度，制作治具需特殊處理。5. 避免將測點置于SMT 之PAD 上，因SMT 零件會偏移，故不可靠，且易傷及零件。6. 避免使用過長零件腳(>170mil(4.3mm))或過大的孔(直徑>1.5mm)為測點。7. 對于電池(Battery)最好預留Jumper，在ICT 測試時能有效隔離電池的影響。8. 定位孔要求：(a) 定位孔(Tooling Hole)直徑最好為125mil(3.175mm)及其以上。(b) 每一片PCB 須有2 個定位孔和一個防呆孔(也可說成定位孔,用以預防將PCB反放而導致機器壓破板)，且孔內不能沾錫。(c) 選擇以對角線，距離最遠之2 孔為定位孔。(d) 各定位孔(含防呆孔)不應設計成中心對稱,即PCB 旋轉180 度角后仍能放入PCB,這樣,作業員易于反放而致機器壓破板)9. 測試點要求：(e) 兩測點或測點與預鉆孔之中心距不得小于50mil(1.27mm)，否則有一測點無法植針。以大于100mil(2.54mm)為佳，其次是75mil(1.905mm)。(f) 測點應離其附近零件(位于同一面者)至少100mil，如為高于3mm 零件，則應至少間距120mil，方便治具制作。(g) 測點應平均分布于PCB 表面，避免局部密度過高，影響治具測試時測試針壓力平衡。(h) 測點直徑最好能不小于35mil(0.9mm)，如在上針板，則最好不小于40mil(1.00mm)，圓形、正方形均可。小于0.030”(30mil)之測點需額外加工，以導正目標。(i) 測點的Pad 及Via 不應有防焊漆(Solder Mask)。(j) 測點應離板邊或折邊至少100mil。(k) 錫點被實踐證實是最好的測試探針接觸點。因為錫的氧化物較輕且容易刺穿。以錫點作測試點，因接觸不良導致誤判的機會極少且可延長探針使用壽命。錫點尤其以PCB 光板制作時的噴錫點最佳。PCB 裸銅測點，高溫后已氧化，且其硬度高，所以探針接觸電阻變化而致測試誤判率很高。如果裸銅測點在SMT 時加上錫膏再經回流焊固化為錫點，雖可大幅改善，但因助焊劑或吃錫不完全的緣故，仍會出現較多的接觸誤判。

標簽： PCB 可測性設計布線規則

上傳時間： 2014-01-14

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加高簡牛規格圖紙

2.54加高簡?？煞譃?80度直插和SMT加高加塑簡易牛角

標簽： 加高簡牛圖紙 2.54簡牛圖紙 2.54加塑簡牛 2.54lBOX圖紙 2.54簡易牛角圖紙 2.54簡易牛角規格書 2.54加高簡牛

上傳時間： 2016-01-09

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Altera(Intel)_MAX10_10M02SCU169開發板資料硬件參考設計+邏輯例程

Altera(Intel)_MAX10_10M02SCU169開發板資料硬件參考設計+邏輯例程.QM_MAX10_10M02SCU169開發板主要特征參數如下所示：? 主控CPLD：10M02SCU169C8G；? 主控CPLD外部時鐘源頻率：50MHz；? 10M02SCU169C8G芯片內部自帶豐富的Block RAM資源；? 10M02SCU169C8G芯片邏輯單元數為2K LE；? QM_MAX10_10M02SCU169開發板板載Silicon Labs的CP2102芯片來實現USB轉串口功能；? QM_MAX10_10M02SCU169開發板板載MP2359高效率DC/DC提供CPLD芯片工作的3.3V電源；? QM_MAX10_10M02SCU169開發板引出了兩排50p、2.54mm間距的排座，可以用于外接24Bit的TFT液晶屏、CY7C68013 USB模塊、高速ADC采集模塊或者CMOS攝像頭模塊等；? QM_MAX10_10M02SCU169開發板引出了芯片的3路按鍵用于測試；? QM_MAX10_10M02SCU169開發板引出了芯片的3路LED用于測試；? QM_MAX10_10M02SCU169開發板引出了芯片的JTAG調試端口，采用雙排10p、2.54mm的排針；

標簽： altera intel max10

上傳時間： 2022-05-11

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Altera(Intel)_Cyclone10_10CL006開發板資料硬件參考設計+邏輯例程

Altera(Intel)_Cyclone10_10CL006開發板資料硬件參考設計+邏輯例程。QM_Cyclone10_10CL006開發板主要特征參數如下所示：? 主控FPGA：10CL006YU256C8G；? 主控FPGA外部時鐘源頻率：50MHz；? 10CL006YU256C8G芯片內部自帶豐富的Block RAM資源；? 10CL006YU256C8G芯片邏輯單元數為6K LE；? QM_Cyclone10_10CL006開發板板載MP2359高效率DC/DC提供FPGA芯片工作的3.3V電源；? QM_Cyclone10_10CL006開發板引出了兩排64p、2.54mm間距的排座，可以用于外接24Bit的TFT液晶屏、CY7C68013 USB模塊、高速ADC采集模塊或者CMOS攝像頭模塊等；? QM_Cyclone10_10CL006開發板引出了芯片的3路按鍵用于測試；? QM_Cyclone10_10CL006開發板引出了芯片的2路LED用于測試；? QM_Cyclone10_10CL006開發板引出了芯片的JTAG調試端口，采用雙排10p、2.54mm的排針；

標簽： altera intel cyclone10

上傳時間： 2022-05-11

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Artix-7 XC7A35T-DDR3開發板資料硬件參考設計

Artix-7 XC7A35T-DDR3開發板資料硬件參考設計資料QM_ XC7A35T開發板主要特征參數如下所示：? 主控FPGA：XC7A35T-1FTG256C；? 主控FPGA外部時鐘源頻率：50MHz；? XC7A35T-1FTG256C芯片內部自帶豐富的Block RAM資源，達到了1,800kb；? XC7A35T-1FTG256C芯片邏輯單元數為33,280；? QM _XC7A35T板載N25Q064A SPI Flash芯片，8MB(64Mbit)的存儲容量；? QM _XC7A35T板載256MB鎂光的DDR3存儲器，型號為MT41K128M16JT-125:K；? QM _XC7A35T提供核心板芯片工作的3.3V電源，有一路3.3V的LED電源指示燈，板載高性能DC/DC芯片給FPGA 1.0V Core電壓，DDR3 1.5V電壓供電以及VDD_AUX的1.8V電壓；? QM _XC7A35T引出了兩排2x32p、2.54mm間距的排座，可以用于外接24Bit的TFT液晶屏、CY7C68013 USB模塊、高速ADC采集模塊或者CMOS攝像頭模塊等；? QM _XC7A35T引出了芯片的2路按鍵用于測試,其中一路用于PROGROM_B信號編程按鈕；? QM _XC7A35T引出了芯片的3路LED燈用于測試，其中一路LED為FPGA_DONE信號指示燈；? QM _XC7A35T引出了芯片的JTAG調試端口，采用單排6p、2.54mm間距的排針；

標簽： DDR3

上傳時間： 2022-05-11

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Altera(Intel)_Cyclone_IV_EP4CE15_開發板資料硬件參考設計+邏輯例程

Altera(Intel)_Cyclone_IV_EP4CE15_開發板資料硬件參考設計+邏輯例程Cyclone IV EP4CE15核心板主要特征參數如下所示：? 主控FPGA：EP4CE15F23C8N；? 主控FPGA外部時鐘源頻率：50MHz；? EP4CE15F23C8N芯片內部自帶豐富的Block RAM資源；? EP4CE15F23C8N芯片邏輯單元數為15K LE；? Cyclone IV EP4CE15板載W25Q064 SPI Flash芯片，8MB字節的存儲容量；? Cyclone IV EP4CE15板載Winbond 32MB的SDRAM，型號為W9825G6KH-6；? Cyclone IV EP4CE15核心板板載MP2315高效率DC/DC芯片提供FPGA芯片工作的3.3V電源；? Cyclone IV EP4CE15核心板引出了兩排64p、2.54mm間距的排座，可以用于外接24Bit的TFT液晶屏、CY7C68013 USB模塊、高速ADC采集模塊或者CMOS攝像頭模塊等；? Cyclone IV EP4CE15核心板引出了芯片的3路按鍵用于測試；? Cyclone IV EP4CE15核心板引出了芯片的2路LED用于測試；? Cyclone IV EP4CE15核心板引出了芯片的JTAG調試端口，采用雙排10p、2.54mm的排針；

標簽： altera intel cyclone

上傳時間： 2022-05-11

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燒寫APM板的bootloader

所需工具材料1、一個 AVRusbasp編程器以及相應的燒寫軟件,推薦 progisp1.722、AVR的USB自編程軟件Fip,下載鏈接htt/www.atmel.com/tools/FLIP.aspx電腦中如果已經裝過java,選擇小的那個,如果沒有,選擇大的那個含jave的進行下載3、準備三個hex文件,分別是 Atmega2560的 bootloader文件、32u2的 bootloader文件和32u2的ppm程序文件燒寫過程基本概述:先給 Atmega2560燒寫 bootloader,然后給 Atmega32u2燒寫bootloader,最后給32u2寫入PPM解碼通訊程序燒寫 Atmega2560的 bootloader1、 Atmega2560的SPl接口在APM靠近USB接口位置,為雙排6PN排針,如果你的usbasp是10PN接口,你還需要一根10PN轉6P|N的轉接線。連接好下載線后打開progisp, select chip選擇 Atmega2560然后RD下D識別字是否對應,沒有錯誤的話繼續下一步

標簽： apm bootloader

上傳時間： 2022-07-28

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基于DSP控制電梯專用變頻器研究.rar

本文以電機控制DSPTMS320LF2407為核心，結合相關外圍電路，運用新型SVPWM控制方法，設計電梯專用變頻器。為了達到電梯專用變頻器大轉矩、高性能的要求，在硬件上提高系統的實時性、抗干擾性和高精度性；在軟件上采用新型SVPWM控制方法，以消除死區的負面影響，另外單神經元PID控制器應用于速度環，對速度的調節作用有明顯改善。通過軟硬件結合的方式，改善電機輸出轉矩，使電梯控制系統的性能得到提高。系統主電路主要由三部分組成：整流部分、中間濾波部分和逆變部分，分別用6RI75G-160整流橋模塊、電解電容電路和7MBP50RA120IPM模塊實現。并設計有起動時防止沖擊電流的保護電路，以及防止過壓、欠壓的保護電路。其中，對逆變模塊IPM的驅動控制是控制電路的核心，也是系統實現的主要部分。控制電路以DSP為核心，由IPM驅動隔離控制電路、轉速位置檢測電路、電流檢測電路、電源電路、顯示電路和鍵盤電路組成。對IPM驅動、隔離、控制的效果，直接影響系統的性能，反映了變頻器的性能，所以這部分是改善變頻器性能的關鍵部分。另外，本課題擬定的被控對象是永磁同步電動機(PMSM)，要對系統實現SVPWM控制，依賴于轉子位置的準確、實時檢測，只有這樣，才能實現正確的矢量變換，準確的輸出PWM脈沖，使合成矢量的方向與磁場方向保持實時的垂直，達到良好的控制性能，因此，轉子位置檢測是提高變頻器性能的一個重要環節。系統采用的控制方式是SVPWM控制。本文從SVPWM原理入手，分析了死區時間對SVPWM控制的負面作用，采用了一種新型SVPWM控制方法，它將SVPWM的180度導通型和120度導通型結合起來，從而達到既可以消除死區影響，又可以提高電源利用率的目的。另外，在速度調節環節，采用單神經元PID控制器，通過反復的仿真證明，在調速比不是很大的情況下，其對速度環的調節作用明顯優于傳統PID控制器。通過實驗證明，系統基本上達到高性能的控制要求，適合于電梯控制系統。

標簽： DSP 控制變頻器

上傳時間： 2013-05-21

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應用于十萬門FPGA的全數字鎖相環設計

在過去的十幾年間，FPGA取得了驚人的發展：集成度已達到1000萬等效門、速度可達到400～500MHz。隨著FPGA的集成度不斷增大，在高密度FPGA中，芯片上時鐘的分布質量就變得越來越重要。時鐘延時和時鐘相位偏移已成為影響系統性能的重要因素?，F在，解決時鐘延時問題主要使用時鐘延時補償電路。為了消除FPGA芯片內的時鐘延時，減小時鐘偏差，本文設計了內置于FPGA芯片中的延遲鎖相環，采用一種全數字的電路結構，將傳統DLL中的用模擬方式實現的環路濾波器和壓控延遲鏈改進為數字方式實現的時鐘延遲測量電路，和延時補償調整電路，配合特定的控制邏輯電路，完成時鐘延時補償。在輸入時鐘頻率不變的情況下，只需一次調節過程即可完成輸入輸出時鐘的同步，鎖定時間較短，噪聲不會積累，抗干擾性好。在Smic0.18um工藝下，設計出的時鐘延時補償電路工作頻率范圍從25MHz到300MHz，最大抖動時間為35ps，鎖定時間為13個輸入時鐘周期。另外，完成了時鐘相移電路的設計，實現可編程相移，為用戶提供與輸入時鐘同頻的相位差為90度，180度，270度的相移時鐘；時鐘占空比調節電路的設計，實現可編程占空比，可以提供占空比為50/50的時鐘信號；時鐘分頻電路的設計，實現頻率分頻，提供1.5，2，2.5，3，4，5，8，16分頻時鐘。

標簽： FPGA 應用于全數字鎖相環

上傳時間： 2013-07-06

上傳用戶：LouieWu