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ACtive-HDL

基于Verilog-HDL的硬件電路的實現(xiàn) 9.7 步進電機的控制　　9.7.1 步進電機驅(qū)動的邏輯符號　　9.7.2 步進電機驅(qū)動的時序圖　　9.7.3 步進電機驅(qū)動的邏輯框圖

基于Verilog-HDL的硬件電路的實現(xiàn) 9.7 步進電機的控制　　9.7.1 步進電機驅(qū)動的邏輯符號　　9.7.2 步進電機驅(qū)動的時序圖　　9.7.3 步進電機驅(qū)動的邏輯框圖　　9.7.4 計數(shù)模塊的設(shè)計與實現(xiàn) 　　9.7.5 譯碼模塊的設(shè)計與實現(xiàn) 　　9.7.6 步進電機驅(qū)動的Verilog-HDL描述　　　9.7.7 編譯指令-"宏替換`define"的使用方法　　9.7.8 編譯指令-"時間尺度`timescale"的使用方法　　9.7.9 系統(tǒng)任務(wù)-"$finish"的使用方法　　9.7.10 步進電機驅(qū)動的硬件實現(xiàn)

標簽： Verilog-HDL 步進電機驅(qū)動 9.7 硬件電路

上傳時間： 2014-01-23

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基于Verilog-HDL的硬件電路的實現(xiàn) 9.8 基于256點陣的漢字顯示　　9.8.1 單個靜止?jié)h字顯示的設(shè)計原理及其仿真實現(xiàn) 　　9.8.2 單個靜止?jié)h字顯示的硬件實現(xiàn) 　　9

基于Verilog-HDL的硬件電路的實現(xiàn) 9.8 基于256點陣的漢字顯示　　9.8.1 單個靜止?jié)h字顯示的設(shè)計原理及其仿真實現(xiàn) 　　9.8.2 單個靜止?jié)h字顯示的硬件實現(xiàn) 　　9.8.3 多個靜止?jié)h字顯示的設(shè)計原理及其硬件實現(xiàn) 　　9.8.4 單個運動漢字顯示的設(shè)計原理及其硬件實現(xiàn) 　　9.8.5 多個運動漢字顯示的設(shè)計原理及其硬件實現(xiàn)

標簽： Verilog-HDL 漢字顯示 9.8 256

上傳時間： 2013-12-31

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基本運算邏輯和它們的Verilog HDL模型

基本運算邏輯和它們的Verilog HDL模型

標簽： Verilog HDL 運算模型

上傳時間： 2015-09-17

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pic MCU的HDL語言代碼

pic MCU的HDL語言代碼，實現(xiàn)器件是Xilinx FPGA,經(jīng)過驗證和測試

標簽： pic MCU HDL 語言

上傳時間： 2014-01-25

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原創(chuàng)VERILOG HDL 實現(xiàn)CACHE的操作

原創(chuàng)VERILOG HDL 實現(xiàn)CACHE的操作，有需要請下載

標簽： VERILOG CACHE HDL 操作

上傳時間： 2015-09-20

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HDL實現(xiàn)的DES算法

HDL實現(xiàn)的DES算法，及相關(guān)的Test bench激勵文件

標簽： HDL DES 算法

上傳時間： 2015-09-21

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verilog hdl編寫,六段流水線CPU.程序完整

verilog hdl編寫,六段流水線CPU.程序完整，功能強驚。分為多模塊編寫

標簽： verilog hdl CPU 編寫

上傳時間： 2013-12-10

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Verilog 程序例子王金明：《Verilog HDL程序設(shè)計教程》程序例子

Verilog 程序例子王金明：《Verilog HDL程序設(shè)計教程》程序例子，帶說明。

標簽： Verilog HDL 程序教程

上傳時間： 2014-01-08

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aes算法的verilog hdl實現(xiàn)

aes算法的verilog hdl實現(xiàn)，供給大家作為參考。

標簽： verilog aes hdl 算法

上傳時間： 2013-12-18

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verilog HDL picoblaze07.3.20

verilog HDL picoblaze07.3.20

標簽： picoblaze verilog HDL 07

上傳時間： 2015-09-26

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