采用Verilog HDL設(shè)計(jì),在掌宇智能開(kāi)發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理，整個(gè)電路可劃分為三部分：采樣電路、門(mén)控電路和譯碼電路
標(biāo)簽： Verilog HDL 開(kāi)發(fā)板 搶答器
上傳時(shí)間： 2013-12-21
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采用Verilog HDL設(shè)計(jì)，在Altera EP1S10S780C6開(kāi)發(fā)板上實(shí)現(xiàn) 選取6MHz為基準(zhǔn)頻率，演奏的是梁祝樂(lè)曲
標(biāo)簽： Verilog HDL
上傳時(shí)間： 2015-04-11
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源碼級(jí)制作含有中文的PDF文件,不需要ACTIVE OCX,就可以自己創(chuàng)建PDF 文檔.
標(biāo)簽： ACTIVE OCX 源碼級(jí)
上傳時(shí)間： 2014-01-11
上傳用戶：xmsmh
初學(xué)verilog HDL時(shí) 找的好資料 大家共享
標(biāo)簽： verilog HDL 家
上傳時(shí)間： 2015-04-19
上傳用戶：wfeel
學(xué)習(xí)使用HDL Bencher生成測(cè)試積累，并直接調(diào)用ModelSim進(jìn)行仿真的方法.
標(biāo)簽： Bencher HDL 測(cè)試 積累
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Verilog HDL程序，對(duì)硬件開(kāi)發(fā)有興趣或需要的朋友趕快down下來(lái)
標(biāo)簽： Verilog HDL 程序
上傳時(shí)間： 2014-12-09
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Lattice公司的A Verilog HDL Test Bench Primer應(yīng)用手冊(cè)
標(biāo)簽： Lattice Verilog Primer Bench
上傳時(shí)間： 2015-04-25
上傳用戶：宋桃子
硬件uart源程序verilog HDL，即相關(guān)文檔
標(biāo)簽： verilog uart HDL 硬件
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Verilog HDL 程序 雙路脈沖發(fā)生器的代碼 包含了鍵盤(pán)控制，LED顯示，脈沖發(fā)生，脈沖頻率測(cè)量模塊 是我自己寫(xiě)得，希望能對(duì)你有幫助，有問(wèn)題可以mail：shaojunwu1@163.com
標(biāo)簽： Verilog HDL 程序 代碼
上傳時(shí)間： 2015-04-26
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用cpld實(shí)現(xiàn)曼徹斯特編碼 用verilog HDL進(jìn)行曼徹斯特編碼，用于通信中
標(biāo)簽： verilog cpld HDL 曼徹斯特編碼
上傳時(shí)間： 2015-05-02
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