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Active-HDL

This Verilog HDL description implements a UART.

This Verilog HDL description implements a UART.

標簽： description implements Verilog This

上傳時間： 2013-12-17

上傳用戶：wff
Verilog HDL編寫的CPU模型

Verilog HDL編寫的CPU模型，很經(jīng)典，比較通用

標簽： Verilog HDL CPU 編寫

上傳時間： 2013-12-24

上傳用戶：龍飛艇
Verilog HDL編寫的總線功能模型

Verilog HDL編寫的總線功能模型，十分有用，需要的下載

標簽： Verilog HDL 編寫總線

上傳時間： 2013-12-20

上傳用戶：ls530720646
xlinix 公司的 SPARTAN-3 片子 Spartan-3E HDL 設(shè)計庫指南本人正在使用如果需要其他信息的可以和我聯(lián)系

xlinix 公司的 SPARTAN-3 片子 Spartan-3E HDL 設(shè)計庫指南本人正在使用如果需要其他信息的可以和我聯(lián)系

標簽： SPARTAN Spartan xlinix HDL

上傳時間： 2014-02-12

上傳用戶：lnnn30
Debussy是NOVAS Software, Inc(思源科技)發(fā)展的HDL Debug & Analysis tool

Debussy是NOVAS Software, Inc(思源科技)發(fā)展的HDL Debug & Analysis tool，這套軟體主要不是用來跑模擬或看波形，它最強大的功能是：能夠在HDL source code、schematic diagram、waveform、state bubble diagram之間，即時做trace，協(xié)助工程師debug。可能您會覺的：只要有simulator如ModelSim就可以做debug了，我何必再學(xué)這套軟體呢? 其實Debussy v5.0以後的新版本，還提供了nLint -- check coding style & synthesizable，這蠻有用的，可以協(xié)助工程師了解如何寫好coding style，並養(yǎng)成習(xí)慣。下圖所示為整個Debussy的原理架構(gòu)，可歸納幾個結(jié)論：

標簽： Analysis Software Debussy Debug

上傳時間： 2014-01-14

上傳用戶：hustfanenze
計數(shù)器同步異步預(yù)置數(shù)清零 verilog hdl 編寫

計數(shù)器同步異步預(yù)置數(shù)清零 verilog hdl 編寫

標簽： verilog hdl 計數(shù)器編寫

上傳時間： 2013-12-18

上傳用戶：鳳臨西北
Verilog HDL實現(xiàn)的I2C Slave模擬

Verilog HDL實現(xiàn)的I2C Slave模擬

標簽： Verilog Slave HDL I2C

上傳時間： 2014-11-17

上傳用戶：ztj182002
一本關(guān)于veirlog hdl的好書

一本關(guān)于veirlog hdl的好書，里面有實例可以參考，也講了語法。

標簽： veirlog hdl

上傳時間： 2014-11-09

上傳用戶：gtf1207
pli_handbook_examples_pc verilog hdl 與C的接口的典型例子

pli_handbook_examples_pc verilog hdl 與C的接口的典型例子

標簽： pli_handbook_examples_pc verilog hdl 接口

上傳時間： 2014-01-17

上傳用戶：change0329
ABEL 語言參考書詳細介紹了ABEL的語法是HDL硬件設(shè)計的初級語言. 對HDL硬件設(shè)計人員仍然有用.

ABEL 語言參考書詳細介紹了ABEL的語法是HDL硬件設(shè)計的初級語言. 對HDL硬件設(shè)計人員仍然有用.

標簽： ABEL HDL 語言硬件設(shè)計

上傳時間： 2014-01-23

上傳用戶：as275944189

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