用HDL語言編寫的通用fifo源碼，通過對fifo的寬度和深度進行配置，可以產(chǎn)生我們所需要的fifo，還包括fifo的測試程序和仿真Makefile腳本
標簽： fifo HDL 語言 編寫
上傳時間： 2014-01-03
上傳用戶：miaochun888
arm verilog hdl ip core
標簽： verilog core arm hdl
上傳時間： 2014-01-14
上傳用戶：wang0123456789
中文版Verilog HDL簡明教程 第1章 簡介 第2章 HDL指南 第3章 Verilog語言要素 第4章 表 達 式 第5章 門電平模型化
標簽： Verilog HDL 簡明教程 電平
上傳時間： 2015-05-22
上傳用戶：無聊來刷下
用Verilog HDL 語言編寫的播放梁祝的程序
標簽： Verilog HDL 語言 編寫
上傳時間： 2015-05-24
上傳用戶：zuozuo1215
基于地址總線接口的四倍頻編碼器信號接口的 FPGA實現(xiàn) Verilog HDL的
標簽： Verilog FPGA HDL 接口
上傳時間： 2014-08-12
上傳用戶：ayfeixiao
hdl的8051核，不知道好不好用大家試試吧。xilinx公司的核
標簽： 8051 hdl
上傳時間： 2013-12-08
上傳用戶：jcljkh
UART verilog hdl 實現(xiàn)
標簽： verilog UART hdl
上傳時間： 2014-01-11
上傳用戶：PresidentHuang
vhdl和verling hdl 的加法器
標簽： verling vhdl hdl 加法器
上傳時間： 2015-06-10
上傳用戶：qiaoyue
是關(guān)于dct的Verilog HDL源代碼和測試程序
標簽： Verilog dct HDL 源代碼
上傳時間： 2014-06-15
上傳用戶：四只眼
梁祝音樂設(shè)計 hdl語言實現(xiàn) 很常用
標簽： hdl 音樂設(shè)計 語言
上傳時間： 2013-12-29
上傳用戶：jichenxi0730
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
