簡弘倫：Verilog HDL IC設計核心技術實例詳解 源代碼,更新版本
標簽： Verilog HDL IC設計 核心技術
上傳時間： 2017-07-18
上傳用戶：pinksun9
用verilog HDL編寫的并串轉換模塊，在ISE軟件仿真過，也可綜合
標簽： verilog HDL 編寫 轉換模塊
上傳時間： 2014-10-10
上傳用戶：han_zh
歡迎使用Windows NT版Active Server Pages！ 這一章介紹關于系統硬件，軟件，網絡，安全策略的預安裝的事宜。下一部分，我們將從頭到尾一步步地介紹Windows NT的安裝，幫助你設定網絡的配置
標簽： Windows Active Server Pages
上傳時間： 2013-11-29
上傳用戶：hebmuljb
uart using verilog hdl
標簽： verilog using uart hdl
上傳時間： 2017-07-21
上傳用戶：haoxiyizhong
three_phase_four_wires_id_iq active filter in matlab&simulink
標簽： three_phase_four_wires_id_iq simulink active filter
上傳時間： 2017-07-23
上傳用戶：songrui
three_phase_three_wires_id_iq_method active filter deisgn in matlab&simulink
標簽： three_phase_three_wires_id_iq_met simulink active filter
上傳用戶：小草123
verilog HDL 代碼綜合風格，非常適合初學者
標簽： verilog HDL 代碼
上傳時間： 2013-12-03
上傳用戶：xaijhqx
次代碼利用verilog HDL來描述的，可以實現2倍頻功能，只是頻率有一點誤差。
上傳時間： 2014-01-11
上傳用戶：維子哥哥
本文介紹了樂曲演奏電路的設計與實現中涉及的CPLD／FPGA可編程邏輯控件,開發環境MAX+PLUSⅡ,硬件描述語言HDL以及介紹了在MAX+PLUSⅡ的EDA 軟件平臺上, 一種基于FPGA 的樂曲發生器的設計方法, 并給出了設計的頂層電路圖和底層模塊的VHDL（或AHDL）源程序。該設計的正確性已通過硬件實驗得到驗證。
標簽： FPGA PLUS MAX CPLD
上傳時間： 2014-02-01
上傳用戶：wff
active contours in matlab
標簽： contours active matlab in
上傳時間： 2017-07-30
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