verilog浮點乘發器，特定數據結構，指數底為10,利用pipeline
標簽： verilog 浮點
上傳時間： 2013-12-24
上傳用戶：ljmwh2000
上傳時間： 2013-12-27
上傳用戶：thinode
verilog浮點乘發器，特定數據結構，指數底為10
上傳時間： 2014-01-26
上傳用戶：dengzb84
這是用verilog寫的一個簡單的處理器，雖然只具有5個指令，但是可以透過這個範例，來了解到cpu的架構，與如何開發處理器，相信會有很大的啟發。
標簽： verilog
上傳時間： 2014-12-08
上傳用戶：ikemada
采用Verilog HDL設計,在掌宇智能開發板上得到實現 根據搶答器的原理，整個電路可劃分為三部分：采樣電路、門控電路和譯碼電路
標簽： Verilog HDL 開發板 搶答器
上傳時間： 2013-12-21
上傳用戶：zgu489
這是使用msp430作mp3撥放器的專題源碼
標簽： msp 430 mp3
上傳時間： 2013-12-18
上傳用戶：小眼睛LSL
用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設計中。
標簽： Verilog HDL 全加器 語言
上傳時間： 2015-05-02
上傳用戶：zukfu
推薦下載,verilog處理器設計實例.體現了結構描述和寄存器傳輸描述的應用
標簽： verilog 處理器 傳輸
上傳時間： 2015-05-14
上傳用戶：yuzsu
維特比解碼器低功耗設計verilog編碼完整的程序可直接用
標簽： verilog 解碼器 低功耗設計 編碼
上傳用戶：silenthink
verilog 實現 優化的16位比較器 可以輸出大于，小于，等于。模塊化設計，可擴展為32位
標簽： verilog 比較器 輸出
上傳時間： 2015-05-16
上傳用戶：dongbaobao
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