利用一塊芯片完成除時鐘源、按鍵、揚聲器和顯示器（數(shù)碼管）之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語言實現(xiàn)。這樣設(shè)計具有體積小、設(shè)計周期短（設(shè)計過程中即可實現(xiàn)時序仿真）、調(diào)試方便、故障率低、修改升級容易等特點。 本設(shè)計采用自頂向下、混合輸入方式（原理圖輸入—頂層文件連接和VHDL語言輸入—各模塊程序設(shè)計）實現(xiàn)數(shù)字鐘的設(shè)計、下載和調(diào)試。
標(biāo)簽： CPLD VHDL 語言 數(shù)字
上傳時間： 2013-10-24
上傳用戶：古谷仁美
PCI-PCI 橋啟動時，一般需要從EEPROM 預(yù)讀取配置數(shù)據(jù)。更改EEPROM中的數(shù)據(jù)一般需要專用的燒結(jié)器，這給調(diào)試過程帶來不便。尤其是采用表貼封裝的EEPROM。本文以Intel 公司的Dec21554PCI-PCI 橋為例，介紹一種在線讀寫EEPROM 的方法。EEPROM選用的是ATMEL 公司生產(chǎn)的AT93LC66，4Kbit，按512×8bit 組織。
上傳時間： 2013-11-08
上傳用戶：trepb001
介紹了外置式USB無損圖像采集卡的設(shè)計和實現(xiàn)方案，它用于特殊場合的圖像處理及其相關(guān)領(lǐng)域。針對圖像傳輸?shù)奶攸c，結(jié)合FPCA/CPLD和USB技術(shù)，給出了硬件實現(xiàn)框圖，同時給出了PPGA/CPLD內(nèi)部時序控制圖和USB程序流程圖，結(jié)合框圖和部分程序源代碼，具體講述了課題中遇到的難點和相應(yīng)的解決方案。
上傳時間： 2013-10-29
上傳用戶：qw12
為了在CDMA系統(tǒng)中更好地應(yīng)用QDPSK數(shù)字調(diào)制方式，在分析四相相對移相（QDPSK)信號調(diào)制解調(diào)原理的基礎(chǔ)上，設(shè)計了一種QDPSK調(diào)制解調(diào)電路，它包括串并轉(zhuǎn)換、差分編碼、四相載波產(chǎn)生和選相、相干解調(diào)、差分譯碼和并串轉(zhuǎn)換電路。在MAX+PLUSⅡ軟件平臺上，進行了編譯和波形仿真。綜合后下載到復(fù)雜可編程邏輯器件EPM7128SLC84-15中，測試結(jié)果表明，調(diào)制電路能正確選相，解調(diào)電路輸出數(shù)據(jù)與QDPSK調(diào)制輸入數(shù)據(jù)完全一致，達到了預(yù)期的設(shè)計要求。 Abstract: In order to realize the better application of digital modulation mode QDPSK in the CDMA system， a sort of QDPSK modulation-demodulation circuit was designed based on the analysis of QDPSK signal modulation-demodulation principles. It included serial/parallel conversion circuit, differential encoding circuit, four-phase carrier wave produced and phase chosen circuit, coherent demodulation circuit, difference decoding circuit and parallel/serial conversion circuit. And it was compiled and simulated on the MAX+PLUSⅡ software platform,and downloaded into the CPLD of EPM7128SLC84-15.The test result shows that the modulation circuit can exactly choose the phase，and the output data of the demodulator circuit is the same as the input data of the QDPSK modulate. The circuit achieves the prospective requirement of the design.
標(biāo)簽： QDPSK CPLD 調(diào)制解調(diào) 電路設(shè)計
上傳時間： 2013-10-28
上傳用戶：jyycc
文章詳細(xì)介紹了一種以Xilinx 公司生產(chǎn)的CPLD 器件XC9536 為核心來產(chǎn)生電機繞組參考電流, 進而實現(xiàn)具有繞組電流補償功能的兩相混合式步進電動機10 細(xì)分和50 細(xì)分運行方式的方法。實踐證明, 該方法可以有效地提高兩相混合式步進電動機系統(tǒng)的運行效果。
標(biāo)簽： CPLD 器件 中的應(yīng)用 步進電動
上傳時間： 2013-11-16
上傳用戶：trepb001
摘要：介紹了一種利用CPLD芯片設(shè)計的數(shù)字鐘電路，該系統(tǒng)采用自頂向下的層次模塊化 設(shè)計手段構(gòu)建電路，代表了BDA的發(fā)展趨勢。文中結(jié)合實例詳盡介紹了原理圖設(shè)計輸入方 式以及設(shè)計過程。
標(biāo)簽： CPLD 器件 數(shù)字系統(tǒng) 設(shè)計方法
上傳時間： 2013-10-09
上傳用戶：15736969615
用Xilinx CPLD作為電機控制器
上傳時間： 2013-10-16
上傳用戶：macarco
This document provides practical, common guidelines for incorporating PCI Express interconnect layouts onto Printed Circuit Boards (PCB) ranging from 4-layer desktop baseboard designs to 10- layer or more server baseboard designs. Guidelines and constraints in this document are intended for use on both baseboard and add-in card PCB designs. This includes interconnects between PCI Express devices located on the same baseboard (chip-to-chip routing) and interconnects between a PCI Express device located “down” on the baseboard and a device located “up” on an add-in card attached through a connector. This document is intended to cover all major components of the physical interconnect including design guidelines for the PCB traces, vias and AC coupling capacitors, as well as add-in card edge-finger and connector considerations. The intent of the guidelines and examples is to help ensure that good high-speed signal design practices are used and that the timing/jitter and loss/attenuation budgets can also be met from end-to-end across the PCI Express interconnect. However, while general physical guidelines and suggestions are given, they may not necessarily guarantee adequate performance of the interconnect for all layouts and implementations. Therefore, designers should consider modeling and simulation of the interconnect in order to ensure compliance to all applicable specifications. The document is composed of two main sections. The first section provides an overview of general topology and interconnect guidelines. The second section concentrates on physical layout constraints where bulleted items at the beginning of a topic highlight important constraints, while the narrative that follows offers additional insight.
標(biāo)簽： pci PCB 設(shè)計規(guī)范
上傳時間： 2014-01-24
上傳用戶：s363994250
本書主要介紹了基于cpld/fpga的數(shù)字通信系統(tǒng)的設(shè)計原理與建模方法。從通信系統(tǒng)的組成、eda概述及建模的概念開始（第1～2章），圍繞數(shù)字通信系統(tǒng)的vhdl設(shè)計與建模兩條主線，講述了常用基本電路的建模與vhdl編程設(shè)計（第3章），詳細(xì)地介紹了數(shù)字通信基帶信號的編譯碼、復(fù)接與分接、同步信號提取、數(shù)字通信基帶和頻帶收發(fā)信系統(tǒng)、偽隨機序列與誤碼檢測等的原理、建模與vhdl編程設(shè)計方法（第4～9章）。全書主要是基于cpld/fpga芯片和利用vhdl語言實現(xiàn)對數(shù)字通信單元及系統(tǒng)的建模與設(shè)計。 全書內(nèi)容新穎，循序漸進，概念清晰，針對性和應(yīng)用性強，既可作為高等院校通信與信息專業(yè)的高年級本科生教材或研究生的參考書，也可供科研人員及工程技術(shù)人員參考。
標(biāo)簽： CPLD FPGA 數(shù)字通信 系統(tǒng)建模
上傳時間： 2014-01-03
上傳用戶：tiantian
PCI-E是一種高速傳輸總線形式。
標(biāo)簽： PCI-E 8622 數(shù)據(jù)采集卡
上傳時間： 2013-12-18
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