IC 特色 : ˙ 半諧振模式之 ZVS零電壓切換 , 能有效降低切換損失 , 提高效率 , 并具展頻功能 , 改善EMI . ˙ 輕 / 重載的 Duty Factor 皆在 CCM 與 DCM 邊緣 , 是最能發(fā)揮次級(jí) "同步整流" 效率的一種工作模式 . ˙ 空載時(shí)進(jìn)入 Cycle Skipping ( Typical 0.3W ) , 有效達(dá)成環(huán)保規(guī)範(fàn) . ˙ 內(nèi)建 "LEB前緣遮沒" 功能 , 避免電流迴授失真 . ˙ 能隨輸入電壓變化 , 自動(dòng)補(bǔ)償 OPP過功率保護(hù)點(diǎn) . ˙ 精密的 OVP 過壓保護(hù)點(diǎn)可自行設(shè)定 . ˙ 完整的保護(hù)功能 : OVP過壓保護(hù) , OCP過流保護(hù) , OPP過載保護(hù) , SWP線圈短路保護(hù) , SCP輸出短路保護(hù) , OTP過溫度保護(hù) .
上傳時(shí)間： 2014-12-24
上傳用戶：回電話#
在DCM狀態(tài)下選擇：Uin－電源輸入直流電壓Uinmin－電源輸入直流電壓最小值D－占空比Np－初級(jí)繞組匝數(shù)Lp－初級(jí)繞組電感量Ae－磁芯有效面積Ip－初級(jí)峰值電流f－開關(guān)頻率Ton－開關(guān)管導(dǎo)通時(shí)間I－初級(jí)繞組電流有效值η－開關(guān)電源效率J－電流密度
標(biāo)簽： 反激式開關(guān) 電源設(shè)計(jì) 磁芯
上傳時(shí)間： 2013-12-16
上傳用戶：我們的船長(zhǎng)
目前，大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對(duì)時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。 FPGA全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時(shí)延和抖動(dòng)都為最小。為了適應(yīng)復(fù)雜設(shè)計(jì)的需要，Xilinx的FPGA中集成的專用時(shí)鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個(gè)全局時(shí)鐘輸入端口和8個(gè)數(shù)字時(shí)鐘管理模塊(DCM)。與全局時(shí)鐘資源相關(guān)的原語常用的與全局時(shí)鐘資源相關(guān)的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
標(biāo)簽： Xilinx FPGA 全局時(shí)鐘資源
上傳時(shí)間： 2014-01-01
上傳用戶：maqianfeng
目前，大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對(duì)時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。 FPGA全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時(shí)延和抖動(dòng)都為最小。為了適應(yīng)復(fù)雜設(shè)計(jì)的需要，Xilinx的FPGA中集成的專用時(shí)鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個(gè)全局時(shí)鐘輸入端口和8個(gè)數(shù)字時(shí)鐘管理模塊(DCM)。與全局時(shí)鐘資源相關(guān)的原語常用的與全局時(shí)鐘資源相關(guān)的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
標(biāo)簽： Xilinx FPGA 全局時(shí)鐘資源
上傳時(shí)間： 2013-11-20
上傳用戶：563686540
具有讀取醫(yī)學(xué)文件dicom，后綴為.DCM。 毒氣候并轉(zhuǎn)化為bmp格式并顯示出來
上傳時(shí)間： 2013-12-03
上傳用戶：上善若水
DDR SDRAM控制器的VHDL源代碼，含詳細(xì)設(shè)計(jì)文檔。 The DDR, DCM, and SelectI/O™ features in the Virtex™ -II architecture make it the perfect choice for implementing a controller of a Double Data Rate (DDR) SDRAM. The Digital Clock Manager (DCM) provides the required Delay Locked Loop (DLL), Digital Phase Shift (DPS), and Digital Frequency Synthesis (DFS) functions. This application note describes a controller design for a 16-bit DDR SDRAM. The application note and reference design are enhanced versions of XAPP200 targeted to the Virtex-II series of FPGAs. At a clock rate of 133 MHz, 16-bit data changes at both clock edges. The reference design is fully synthesizable and achieves 133 MHz performance with automatic place and route tools.
上傳時(shí)間： 2014-11-01
上傳用戶：l254587896
這是當(dāng)前比較新的醫(yī)療影像開發(fā)和傳輸文檔，里面包含了所有DCM文件的定義，及儲(chǔ)存?zhèn)鬏數(shù)?/p>
上傳時(shí)間： 2017-09-11
上傳用戶：qiao8960
BUCKBOOST電路原理分析uck變換器：也稱降壓式變換器，是一種輸出電壓小于輸入電壓的單管不隔離直流變換器。 圖中，Q為開關(guān)管，其驅(qū)動(dòng)電壓一般為PWM(Pulse、width、modulation脈寬調(diào)制)信號(hào)，信號(hào)周期為Ts，則信號(hào)頻率為f=1/Ts，導(dǎo)通時(shí)間為Ton，關(guān)斷時(shí)間為Toff，則周期Ts=Ton+Toff，占空比Dy=、Ton/Ts。 Boost變換器：也稱升壓式變換器，是一種輸出電壓高于輸入電壓的單管不隔離直流變換器。 開關(guān)管Q也為PWM控制方式，但最大占空比Dy必須限制，不允許在Dy=1的狀態(tài)下工作。電感Lf在輸入側(cè)，稱為升壓電感。Boost變換器也有CCM和DCM兩種工作方式 Buck/Boost變換器：也稱升降壓式變換器，是一種輸出電壓既可低于也可高于輸入電壓的單管不隔離直流變換器，但其輸出電壓的極性與輸入電壓相反。Buck/Boost變換器可看做是Buck變換器和Bo
上傳時(shí)間： 2021-10-18
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系統(tǒng)論述開關(guān)變換器建模與控制方面的基本原理、基本方法、基本仿真技術(shù)以及使用設(shè)計(jì)方法。主要內(nèi)容有CCM\DCM模式下的開關(guān)變換器建模，開關(guān)變換器的仿真技術(shù)，等等
標(biāo)簽： 開關(guān)變換器
上傳時(shí)間： 2022-04-21
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本書系統(tǒng)講解通信網(wǎng)絡(luò)領(lǐng)域Xilinx FPGA內(nèi)部的IP硬核。以流行的Xilinx Virtex-6型號(hào)芯片舉例，涵蓋Xilinx FPGA在通信領(lǐng)域主流的IP核，闡述Xilinx FPGA時(shí)鐘資源和DCM、PLL和MMCM時(shí)鐘管理器的特性和使用方法；介紹基于Block RAM資源生成ROM、RAM、FIFO和CAM核的使用過程。闡述TEMAC核背景知識(shí)、內(nèi)部結(jié)構(gòu)、接口時(shí)序和配置參數(shù)，給出生成實(shí)例；介紹LVDS技術(shù)規(guī)范、源同步實(shí)現(xiàn)方案和去偏移技術(shù)，講解Xilinx FPGA中IODELAYE1、ISERDES1和OSERDES核使用方法；闡述Xilinx FPGA DDR3控制器IP核的結(jié)構(gòu)組成、模塊劃分、接口信號(hào)和物理約束等。
上傳時(shí)間： 2022-06-11
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