異步FIFO是一種先進(jìn)先出的電路，使用在需要產(chǎn)時(shí)數(shù)據(jù)接口的部分，用來(lái)存儲(chǔ)、緩沖在兩個(gè)異步時(shí)鐘之間的數(shù)據(jù)傳輸。在異步電路中，由于時(shí)鐘之間周期和相位完全獨(dú)立，因而數(shù)據(jù)的丟失概率不為零。如何設(shè)計(jì)一個(gè)高可靠性、高速的異步FIFO電路便成為一個(gè)難點(diǎn)。本設(shè)計(jì)介紹解決這一問(wèn)題的一種方法。本設(shè)計(jì)采用VHDL語(yǔ)言的形式，在QuartusII的開(kāi)發(fā)平臺(tái)下完成，繼而下載到FPGA中實(shí)現(xiàn)。
標(biāo)簽： FIFO FPGA
上傳時(shí)間： 2013-07-30
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LM3S系列UART例程：發(fā)送FIFO觸發(fā)中斷原理
標(biāo)簽： LM3S FIFO UART 發(fā)送
上傳時(shí)間： 2013-05-24
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LM3S系列UART例程：發(fā)送FIFO工作原理
上傳時(shí)間： 2013-04-24
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LM3S系列UART例程：以FIFO中斷方式發(fā)送
標(biāo)簽： LM3S FIFO UART 中斷方式
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LM3S系列UART例程：以FIFO中斷方式接收
上傳時(shí)間： 2013-05-20
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上傳時(shí)間： 2013-06-12
上傳用戶：米卡
異步FIFO是用來(lái)適配不同時(shí)鐘域之間的相位差和頻率飄移的重要模塊。本文設(shè)計(jì)的異步FIFO采用了格雷（GRAY）變換技術(shù)和雙端口RAM實(shí)現(xiàn)了不同時(shí)鐘域之間的數(shù)據(jù)無(wú)損傳輸。該結(jié)構(gòu)利用了GRAY變換的特點(diǎn)，使得整個(gè)系統(tǒng)可靠性高和抗干擾能力強(qiáng)，系統(tǒng)可以工作在讀寫(xiě)時(shí)鐘頻率漂移達(dá)到正負(fù)300PPM的惡劣環(huán)境。并且由于采用了模塊化結(jié)構(gòu)，使得系統(tǒng)具有良好的可擴(kuò)充性。
標(biāo)簽： FIFO GRAY RAM 適配
上傳時(shí)間： 2013-08-08
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使用Verilog編寫(xiě)的同步FIFO，可通過(guò)設(shè)置程序中的DEPTH設(shè)置FIFO的深度，FIFO_WRITE_CLOCK上升沿向FIFO中寫(xiě)入數(shù)據(jù)，\r\nFIFO_READ_CLOCK上升沿讀取數(shù)據(jù)。本程序?qū)?b>FIFO上層操作簡(jiǎn)單實(shí)用。
標(biāo)簽： Verilog FIFO 編寫(xiě)
上傳時(shí)間： 2013-08-12
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一篇關(guān)于FIFO設(shè)計(jì)以及FPGA設(shè)計(jì)的文章
上傳時(shí)間： 2013-08-19
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關(guān)鍵詞 CAN報(bào)文對(duì)象的FIFO模式應(yīng)用摘 要 CAN通信實(shí)驗(yàn)
標(biāo)簽： FIFO CAN 通信 實(shí)驗(yàn)
上傳時(shí)間： 2013-11-03
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