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60年代初，國際上首次將B超診斷儀應(yīng)用于臨床診斷，40多年來B超診斷儀的發(fā)展極為迅速。隨著數(shù)字信號處理及計算機(jī)技術(shù)的發(fā)展，目前國際上先進(jìn)水平的超聲診斷設(shè)備幾乎每一個環(huán)節(jié)都包含著數(shù)字信號處理的內(nèi)容，研制全數(shù)字化的超聲診斷設(shè)備已成為發(fā)展趨勢。 @@ 基于FPGA及嵌入式操作系統(tǒng)的全數(shù)字超聲診斷系統(tǒng)具有技術(shù)含量高、便攜的特點，可用數(shù)字硬件電路來實現(xiàn)數(shù)據(jù)量極其龐大的超聲信息的實時處理。 @@ 本文從超聲診斷原理入手，在對超聲診斷系統(tǒng)中的幾個關(guān)鍵技術(shù)進(jìn)行分析的基礎(chǔ)上，重點研究開發(fā)超聲診斷系統(tǒng)中數(shù)字信號處理部分的兩個核心算法。以FPGA芯片為載體，在Quartus Ⅱ平臺中采用Verilog HDL語言進(jìn)行編程并仿真驗證，分別實現(xiàn)了數(shù)字FIR濾波器及CORDIC坐標(biāo)變換兩個模塊的功能。另外，采用Verilog HDL語言對應(yīng)用于圖像顯示模塊的SPI接口進(jìn)行了編程設(shè)計，編譯下載至FPGA中，最終實現(xiàn)了與ARM A8的OMPG3530板之間高速串行數(shù)據(jù)的傳輸。 @@ 采用在單片F(xiàn)PGA芯片內(nèi)實現(xiàn)數(shù)字式超聲診斷部分核心算法并與高性能ARMA8處理器相配合的數(shù)字信號處理解決方案，具有高速度、高精度、高集成度、便攜的特點，為全數(shù)字化便攜超聲診斷設(shè)備的研制打下了基礎(chǔ)。 @@關(guān)鍵詞：超聲診斷系統(tǒng)；FPGA；數(shù)字FIR濾波器；CORDIC算法；SPI總線
標(biāo)簽： FPGA 全數(shù)字 超聲診斷系統(tǒng)
上傳時間： 2013-07-07
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隨著電子技術(shù)的快速發(fā)展，各種電子設(shè)備對時間精度的要求日益提升。在衛(wèi)星發(fā)射、導(dǎo)航、導(dǎo)彈控制、潛艇定位、各種觀測、通信等方面，時鐘同步技術(shù)都發(fā)揮著極其重要的作用，得到了廣泛的推廣。對于分布式采集系統(tǒng)來說，中心主站需要對來自于不同采集設(shè)備的采集數(shù)據(jù)進(jìn)行匯總和分析，得到各個采集點對同一事件的采集時間差異，通過對該時間差異的分析，最終做出對事件的準(zhǔn)確判斷。如果分布式采集系統(tǒng)中的各個采集設(shè)備不具有統(tǒng)一的時鐘基準(zhǔn)，那么得到的各個采集時間差異就不能反映出實際情況，中心主站也無法準(zhǔn)確地對事件進(jìn)行分析和判斷，甚至得出錯誤的結(jié)論。因此，時鐘同步是分布式采集系統(tǒng)正常運作的必要前提。 目前國內(nèi)外時鐘同步領(lǐng)域常用的技術(shù)有GPS授時技術(shù)，鎖相環(huán)技術(shù)和IRIG-B 碼等。GPS授時技術(shù)雖然精度高，抗干擾性強(qiáng)，但是由于需要專用的GPS接收機(jī)，若單純使用GPS 授時技術(shù)做時鐘同步，就需要在每個采集點安裝接收機(jī)，成本較高。鎖相環(huán)是一種讓輸出信號在頻率和相位上與輸入?yún)⒖夹盘柾降募夹g(shù)，輸出信號的時鐘準(zhǔn)確度和穩(wěn)定性直接依賴于輸入?yún)⒖夹盘?。IRIG-B 碼是一種信息量大，適合傳輸?shù)臅r間碼，但是由于其時間精度低，不適合應(yīng)用于高精度時鐘同步的系統(tǒng)。基于上述分析，本文結(jié)合這三種常用技術(shù)，提出了一種基于FPGA的分布式采集系統(tǒng)時鐘同步控制技術(shù)。該技術(shù)既保留了GPS 授時的高精確度和高穩(wěn)定性，又具備IRIG-B時間碼易傳輸和低成本的特性，為分布式采集系統(tǒng)中的時鐘同步提供了一種新的解決方案。 本文中的設(shè)計采用了Ublox公司的精確授時GPS芯片LEA-5T，通過對GPS芯片串行時間信息解碼，獲得準(zhǔn)確的UTC時間，并實現(xiàn)了分布式采集系統(tǒng)中各個采集設(shè)備的精確時間打碼。為了能夠使整個分布式采集系統(tǒng)具有統(tǒng)一的高精度數(shù)據(jù)采集時鐘，本論文采用了數(shù)?；旌系逆i相環(huán)技術(shù)，將GPS 接收芯片輸出的高精度秒信號作為參考基準(zhǔn)，生成了與秒信號高精度同步的100MHZ 高頻時鐘。本文在FPGA 中完成了IRIG-B 碼的編碼部分，將B 碼的準(zhǔn)時標(biāo)志與GPS 秒信號同步，提高了IRIG-B 碼的時間精度。在分布式采集系統(tǒng)中，IRIG-B時間碼能直接通過串口或光纖將各個采集點時間與UTC時間統(tǒng)一，節(jié)約了各點布設(shè)GPS 接收機(jī)的高昂成本。最后，通過PC104總線對時鐘同步控制卡進(jìn)行了數(shù)據(jù)讀取和測試，通過實驗結(jié)果的分析，提出了改進(jìn)方案。實驗表明，改進(jìn)后的時鐘同步控制方案具有很高的時鐘同步精度，對時鐘同步技術(shù)有著重大的推進(jìn)意義！
上傳時間： 2013-08-05
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運動控制技術(shù)是機(jī)電一體化的核心部分，提高運動控制技術(shù)水平對于提高我國的機(jī)電一體化技術(shù)具有至關(guān)重要的作用。運動控制技術(shù)的發(fā)展是制造自動化前進(jìn)的旋律，是推動新的產(chǎn)業(yè)革命的關(guān)鍵技術(shù)。對于數(shù)控系統(tǒng)來說，最重要的是控制各個電機(jī)軸的運動，這是運動控制器接收并依照數(shù)控裝置的指令來控制各個電機(jī)軸運動從而實現(xiàn)數(shù)控加工的，數(shù)據(jù)加工中的定位控制精度、速度調(diào)節(jié)的性能等重要指標(biāo)都與運動控制器直接相關(guān)。目前對數(shù)控系統(tǒng)的研究都集中在插入PC的NC控制器的研究上，而其核心部分就是對步進(jìn)、伺服電機(jī)進(jìn)行控制的運動控制卡的研究。對PC-NC來說，運動控制卡的性能很大程度上決定了整個數(shù)控系統(tǒng)的性能，而微電子和數(shù)字信號處理技術(shù)的發(fā)展及其應(yīng)用，使運動控制卡的性能得到了不斷改進(jìn)，集成度和可靠性大大提高。 本課題通過對運動控制技術(shù)的深入研究，并針對國內(nèi)運動控制技術(shù)的研究起步較晚的現(xiàn)狀，結(jié)合當(dāng)前運動控制領(lǐng)域的具體需要，緊跟當(dāng)前運動控制技術(shù)研究的發(fā)展趨勢，吸收了數(shù)控技術(shù)和相關(guān)運動控制技術(shù)的最新成果，提出了基于PCI和FPGA的方案，研制了一款比較新穎的、功能強(qiáng)大的、具有很大柔性的四軸多功能運動控制卡。 本課題的具體研究主要有以下幾方面： 首先，通過對運動控制卡及運動控制系統(tǒng)等行業(yè)現(xiàn)狀的全面調(diào)研，和對運動控制技術(shù)的深入學(xué)習(xí)，在比較了幾種常用的運動控制方案的基礎(chǔ)上，提出了基于FPGA的運動控制設(shè)計方案，并規(guī)劃了板卡的總體設(shè)計。 其次，根據(jù)總體設(shè)計，規(guī)劃了板卡的結(jié)構(gòu)，詳細(xì)劃分并實現(xiàn)了FPGA各部分的功能；利用光電隔離原理設(shè)計了數(shù)字輸入/輸出電路。 再次，利用FPGA的資源實現(xiàn)了PCI從設(shè)備接口，達(dá)到跟控制卡通信的目的，針對運動控制中的一些具體問題，如運動平穩(wěn)性、實時控制以及多軸聯(lián)動等，在FPGA上設(shè)計了四軸運動控制電路，定義了各個寄存器的具體功能，設(shè)計了功能齊全的加／減速控制電路、變頻分配電路、倍頻分頻電路和三個功能各異的計數(shù)器電路等，自動降速點運動、A／B相編碼器倍頻計數(shù)電路等特殊功能。最后，進(jìn)行了本運動控制卡的測試，從測試和應(yīng)用結(jié)果來看，該卡達(dá)到預(yù)期的要求。
上傳時間： 2013-07-27
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FPGA-CPLD入門教程 學(xué)習(xí)CPLD的看看
標(biāo)簽： FPGA-CPLD files 入門教程
上傳時間： 2013-07-16
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本文介紹了一個基于CPLD／FPGA的嵌入式IP核設(shè)計。論文在闡述可編程邏輯器件及其發(fā)展趨勢的基礎(chǔ)上，探討了知識產(chǎn)權(quán)復(fù)用理念，MCU的復(fù)雜化設(shè)計以及數(shù)字信號傳輸與處理的速度要求。結(jié)合國內(nèi)外對CPLD／FPGA的使用現(xiàn)狀，引出了在CPLD／FPGA上開發(fā)嵌入式模塊程序的理念并提出了設(shè)計實現(xiàn)方法和設(shè)計實例。課題的設(shè)計目標(biāo)為開發(fā)一個基于CPLD／FPGA的USBIP模塊，實現(xiàn)開發(fā)板與PC機(jī)之間的USB通信。設(shè)計過程首先進(jìn)行硬件設(shè)計，在FPGA開發(fā)板上開發(fā)擴(kuò)展板；其次用ISE開發(fā)軟件進(jìn)行FPGA數(shù)字化設(shè)計；在軟件開發(fā)完成后，將配置生成的比特流文件通過JTAG電纜下載到FPGA開發(fā)板上，實現(xiàn)FPGA開發(fā)板與PC機(jī)之間的通信。 該設(shè)計具有很高的實用性，它進(jìn)一步擴(kuò)大了可編程芯片的領(lǐng)地，將復(fù)雜專有芯片擠向高端和超復(fù)雜應(yīng)用；它使得IP資源復(fù)用理念得到更普遍的應(yīng)用；為基于FPGA的嵌入式系統(tǒng)設(shè)計提供了廣闊的思路。
上傳時間： 2013-07-05
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數(shù)字超聲診斷設(shè)備在臨床診斷中應(yīng)用十分廣泛，研制全數(shù)字化的醫(yī)療儀器已成為趨勢。盡管很多超聲成像儀器設(shè)計制造中使用了數(shù)字化技術(shù)，但是我們可以說現(xiàn)代VLSI 和EDA 技術(shù)在其中并沒有得到充分有效的應(yīng)用。隨著現(xiàn)代電子信息技術(shù)的發(fā)展，PLD 在很多與B 型超聲成像或多普勒超聲成像有關(guān)的領(lǐng)域都得到了較好的應(yīng)用，例如數(shù)字通信和相控雷達(dá)領(lǐng)域。 在研究現(xiàn)代超聲成像原理的基礎(chǔ)上，我們首先介紹了常見的數(shù)字超聲成像儀器的基本結(jié)構(gòu)和模塊功能，同時也介紹了現(xiàn)代FPGA 和EDA 技術(shù)。隨后我們詳細(xì)分析討論了B 超中，全數(shù)字化波束合成器的關(guān)鍵技術(shù)和實現(xiàn)手段。我們設(shè)計實現(xiàn)了片內(nèi)高速異步FIFO 以降低采樣率，仿真結(jié)果表明資源使用合理且訪問時間很小。正交檢波方法既能給出灰度超聲成像所需要的回波的幅值信息，也能給出多普勒超聲成像所需要的回波的相移信息。我們設(shè)計實現(xiàn)了基于直接數(shù)字頻率合成原理的數(shù)控振蕩器，能夠給出一對幅值和相位較平衡的正交信號，且在FPGA 片內(nèi)實現(xiàn)方案簡單廉價。數(shù)控振蕩器輸出波形的頻率可動態(tài)控制且精度較高，對于隨著超聲在人體組織深度上的穿透衰減，導(dǎo)致回波中心頻率下移的聲學(xué)物理現(xiàn)象，可視作將回波接收機(jī)的中心頻率同步動態(tài)變化進(jìn)行補(bǔ)償。 還設(shè)計實現(xiàn)了B 型數(shù)字超聲診斷儀前端發(fā)射波束聚焦和掃描控制子系統(tǒng)。在單片F(xiàn)PGA 芯片內(nèi)部設(shè)計實現(xiàn)了聚焦延時、脈寬和重復(fù)頻率可動態(tài)控制的發(fā)射驅(qū)動脈沖產(chǎn)生器、線掃控制、探頭激勵控制、功能碼存儲等功能模塊，功能仿真和時序分析結(jié)果表明該子系統(tǒng)為設(shè)計實現(xiàn)高速度、高精度、高集成度的全數(shù)字化超聲診斷設(shè)備打下了良好的基礎(chǔ)，將加快其研發(fā)和制造進(jìn)程，為生物醫(yī)學(xué)電子、醫(yī)療設(shè)備和超聲診斷等方面帶來新思路。
標(biāo)簽： FPGA 全數(shù)字 中的應(yīng)用 超聲診斷儀
上傳時間： 2013-06-18
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隨著電信數(shù)據(jù)傳輸對速率和帶寬的要求變得越來越迫切,原有建成的網(wǎng)絡(luò)是基于話音傳輸業(yè)務(wù)的網(wǎng)絡(luò),已不能適應(yīng)當(dāng)前的需求.而建設(shè)新的寬帶網(wǎng)絡(luò)需要相當(dāng)大的投資且建設(shè)工期長,無法滿足特定客戶對高速數(shù)據(jù)傳輸?shù)慕谛枨?反向復(fù)用技術(shù)是把一個單一的高速數(shù)據(jù)流在發(fā)送端拆散并放在兩個或者多個低速數(shù)據(jù)鏈路上進(jìn)行傳輸,在接收端再還原為高速數(shù)據(jù)流.該文提出一種基于FPGA的多路E1反向復(fù)用傳輸芯片的設(shè)計方案,使用四個E1構(gòu)成高速數(shù)據(jù)的透明傳輸通道,支持E1線路間最大相對延遲64ms,通過鏈路容量調(diào)整機(jī)制,可以動態(tài)添加或刪除某條E1鏈路,實現(xiàn)靈活、高效的利用現(xiàn)有網(wǎng)絡(luò)實現(xiàn)視頻、數(shù)據(jù)等高速數(shù)據(jù)的傳輸,能夠節(jié)省帶寬資源,降低成本,滿足客戶的需求.系統(tǒng)分為發(fā)送和接收兩部分.發(fā)送電路實現(xiàn)四路E1的成幀操作,數(shù)據(jù)拆分采用線路循環(huán)與幀間插相結(jié)合的方法,A路插滿一幀(30時隙)后,轉(zhuǎn)入B路E1間插數(shù)據(jù),依此類推,循環(huán)間插所有的數(shù)據(jù).接收電路進(jìn)行HDB3解碼,幀同步定位(子幀同步和復(fù)幀同步),線路延遲判斷,FIFO和SDRAM實現(xiàn)多路數(shù)據(jù)的對齊,最后按照約定的高速數(shù)據(jù)流的幀格式輸出數(shù)據(jù).整個數(shù)字電路采用Verilog硬件描述語言設(shè)計,通過前仿真和后仿真的驗證.以30萬門的FPGA器件作為硬件實現(xiàn),經(jīng)過綜合和布線,特別是寫約束和增量布線手動調(diào)整電路的布局,降低關(guān)鍵路徑延時,最終滿足設(shè)計要求.
標(biāo)簽： FPGA 多路 傳輸 片的設(shè)計
上傳時間： 2013-07-16
上傳用戶：asdkin
隨著電子技術(shù)和EDA技術(shù)的發(fā)展,大規(guī)?？删幊踢壿嬈骷LD(Programmable Logic Device)、現(xiàn)場可編程門陣列FPGA(Field Programmable Gates Array)完全可以取代大規(guī)模集成電路芯片,實現(xiàn)計算機(jī)可編程接口芯片的功能,并可將若干接口電路的功能集成到一片PLD或FPGA中.基于大規(guī)模PLD或FPGA的計算機(jī)接口電路不僅具有集成度高、體積小和功耗低等優(yōu)點,而且還具有獨特的用戶可編程能力,從而實現(xiàn)計算機(jī)系統(tǒng)的功能重構(gòu).該課題以Altera公司FPGA(FLEX10K)系列產(chǎn)品為載體,在MAX+PLUSⅡ開發(fā)環(huán)境下采用VHDL語言,設(shè)計并實現(xiàn)了計算機(jī)可編程并行接芯片8255的功能.設(shè)計采用VHDL的結(jié)構(gòu)描述風(fēng)格,依據(jù)芯片功能將系統(tǒng)劃分為內(nèi)核和外圍邏輯兩大模塊,其中內(nèi)核模塊又分為RORT A、RORT B、OROT C和Control模塊,每個底層模塊采用RTL(Registers Transfer Language)級描述,整體生成采用MAX+PLUSⅡ的圖形輸入法.通過波形仿真、下載芯片的測試,完成了計算機(jī)可編程并行接芯片8255的功能.
標(biāo)簽： FPGA 計算機(jī) 可編程 外圍接口
上傳時間： 2013-06-08
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ASIC對產(chǎn)品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運算速度也受到限制.常規(guī)ASIC的硬件具有速度優(yōu)勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統(tǒng)硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現(xiàn),使建立在可再配置硬件基礎(chǔ)上的進(jìn)化硬件(EHW)成為智能硬件電路設(shè)計的一種新方法.作為進(jìn)化算法和可編程器件技術(shù)相結(jié)合的產(chǎn)物,可重構(gòu)FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實現(xiàn)方法.論文認(rèn)為面向分類的專用類可重構(gòu)FPGA(ASR-FPGA)的研究,可使可重構(gòu)電路粒度劃分的針對性更強(qiáng)、設(shè)計更易實現(xiàn).論文研究的可重構(gòu)FPGA的BCH通訊糾錯碼進(jìn)化電路是一類ASR-FPGA電路的具體方法,具有一定的實用價值.論文所做的工作主要包括:(1)BCH編譯碼電路的設(shè)計——求取實驗用BCH碼的生成多項式和校驗多項式及其相應(yīng)的矩陣并構(gòu)造實驗用BCH碼;(2)建立基于可重構(gòu)FPGA的基核——構(gòu)造具有可重構(gòu)特性的硬件功能單元,以此作為可重構(gòu)BCH碼電路的設(shè)計基礎(chǔ);(3)構(gòu)造實現(xiàn)可重構(gòu)BCH糾錯碼電路的方法——建立可重構(gòu)糾錯碼硬件電路算法并進(jìn)行實驗驗證;(4)在可重構(gòu)糾錯碼電路基礎(chǔ)上,構(gòu)造進(jìn)化硬件控制功能塊的結(jié)構(gòu),完成各進(jìn)化RLA控制模塊的驗證和實現(xiàn).課題是將可重構(gòu)BCH碼的編譯碼電路的實現(xiàn)作為一類ASR-FPGA的研究目標(biāo),主要成果是根據(jù)可編程邏輯電路的特點,選擇一種可編程樹的電路模型,并將它作為可重構(gòu)FPGA電路的基核T;通過對循環(huán)BCH糾錯碼的構(gòu)造原理和電路結(jié)構(gòu)的研究,將基核模型擴(kuò)展為能滿足糾錯碼電路需要的糾錯碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進(jìn)行"格式化",使T規(guī)則排列在FPGA上,通過對T的控制端的不同配置來實現(xiàn)糾錯碼的各個功能單元;在可重構(gòu)基核的基礎(chǔ)上提出了糾錯碼重構(gòu)電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進(jìn)化硬件描述語言,通過轉(zhuǎn)換為相應(yīng)的VHDL語言描述以實現(xiàn)硬件電路;采用RLA模型的有限狀態(tài)機(jī)FSM方式實現(xiàn)了可重構(gòu)糾錯碼電路的EHW的各個控制功能塊.在實驗方面,利用Xilinx FPGA開發(fā)系統(tǒng)中的VHDL語言和電路圖相結(jié)合的設(shè)計方法建立了循環(huán)糾錯碼基核單元的可重構(gòu)模型,進(jìn)行循環(huán)糾錯BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進(jìn)行了FPGA實現(xiàn).課題在研究模型上選取的是比較基本的BCH糾錯碼電路,立足于解決基于可重構(gòu)FPGA核的設(shè)計的基本問題.課題的研究成果及其總結(jié)的一套ASR-FPGA進(jìn)化硬件電路的設(shè)計方法對實際的進(jìn)化硬件設(shè)計具有一定的實際指導(dǎo)意義,提出的基于專用類基核FPGA電路結(jié)構(gòu)的研究方法為新型進(jìn)化硬件的器件結(jié)構(gòu)的設(shè)計也可提供一種借鑒.
上傳時間： 2013-07-01
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該課題通過對開放式數(shù)控技術(shù)的全面調(diào)研和對運動控制技術(shù)的深入研究,并針對國內(nèi)運動控制技術(shù)的研究起步較晚的現(xiàn)狀,結(jié)合激光雕刻領(lǐng)域的具體需要,緊跟當(dāng)前運動控制技術(shù)研究的發(fā)展趨勢,吸收了世界開放式數(shù)控技術(shù)和相關(guān)運動控制技術(shù)的最新成果,采納了基于DSP和FPGA的方案,研制了一款比較新穎的、功能強(qiáng)大的、具有很大柔性的四軸多功能運動控制卡.該論文主要內(nèi)容如下:首先,通過對制造業(yè)、開放式數(shù)控系統(tǒng)、運動控制卡等行業(yè)現(xiàn)狀的全面調(diào)研,基于對運動系統(tǒng)控制技術(shù)的深入學(xué)習(xí),在比較了幾種常用的運動控制方案的基礎(chǔ)上,確定了基于DSP和FPGA的運動控制設(shè)計方案,并規(guī)劃了板卡的總體結(jié)構(gòu).其次,針對運動控制中的一些具體問題,如高速、高精度、運動平穩(wěn)性、實時控制以及多軸聯(lián)動等,在FPGA上設(shè)計了功能相互獨立的四軸運動控制電路,仔細(xì)規(guī)劃并定義了各個寄存器的具體功能,設(shè)計了功能完善的加/減速控制電路、變頻分配電路、倍頻分頻電路和三個功能各異的計數(shù)器電路等,完全實現(xiàn)了S-曲線升降速運動、自動降速點運動、A/B相編碼器倍頻計數(shù)電路等特殊功能.再次,介紹了DSP在運動控制中的作用,合理規(guī)劃了DSP指令的形成過程,并對DSP軟件的具體實現(xiàn)進(jìn)行了框架性的設(shè)計.然后,根據(jù)光電隔離原理設(shè)計了數(shù)字輸入/輸出電路;結(jié)合DAC原理設(shè)計了四路模擬輸出電路;實現(xiàn)了PCI接口電路的設(shè)計;并針對常見的干擾現(xiàn)象,提出了有效的抗干擾措施.最后,利用運動控制卡強(qiáng)大的運動控制功能,并針對激光雕刻行業(yè)進(jìn)行大幅圖形掃描時需要實時處理大量的圖形數(shù)據(jù)的特別需要,在板卡第四軸完全實現(xiàn)了激光控制功能,并基于FPGA內(nèi)部的16KBit塊RAM,開辟了大量數(shù)據(jù)區(qū)以便進(jìn)行大幅圖形的實時處理.
上傳時間： 2013-06-09
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