用VHDL 語言設計交通燈控制系統, 并在MAX+PLUS II 系統對FPGA/ CPLD 芯片進行下載, 由于生成的是集成化的數字電 路, 沒有傳統設計中的接線問題, 所以故障率低、可靠性高, 而且體積小。體現了EDA 技術在數字電路設計中的優越性。
標簽： VHDL FPGA CPLD PLUS
上傳時間： 2013-12-28
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FPGA/CPLD的實體教程，結合相關開發工具學習。
標簽： FPGA CPLD 實體 教程
上傳時間： 2014-01-22
上傳用戶：lanwei
FPGA&CPLD數字電路設計 數字濾波電路 設計
標簽： FPGA CPLD 數字 電路設計
上傳時間： 2014-03-07
上傳用戶：vodssv
使用FPGA/CPLD設置語音AD、DA轉換芯片AIC23，FPGA/CPLD系統時鐘為24.576MHz 1、AIC系統時鐘為12.288MHz，SPI時鐘為6.144MHz 2、AIC處于主控模式 3、input bit length 16bit output bit length 16bit MSB first 4、幀同步在96KHz
標簽： FPGA CPLD AIC 23
上傳時間： 2013-12-20
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這個文檔介紹了目前絕大部分的FPGA/CPLD設計軟件，并對每個軟件做了簡要的介紹。大家在學習前看看，對于設計軟件的選擇將有極大幫助。
標簽： FPGA CPLD 文檔 分
上傳時間： 2017-06-01
ISE7.1i 中文教程 適合xilinx的FPGA/CPLD用戶
標簽： xilinx FPGA CPLD ISE
上傳時間： 2013-12-13
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FPGA/CPLD數字電路設計經驗分享,包含許多常見設計問題。
上傳時間： 2013-12-24
上傳用戶：mpquest
MAX+plus II FPGA CPLD開發軟件完美無限制破解版
標簽： FPGA CPLD plus MAX
上傳時間： 2014-01-07
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基于FPGA CPLD設計與實現UART,一聽名字就知道，不用再說了吧，
標簽： FPGA CPLD UART
上傳時間： 2014-08-09
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基于FPGA的數字頻率計的設計11利用VHDL 硬件描述語言設計,并在EDA(電子設計自動化) 工具的幫助下,用大規模可編程邏輯器件(FPGA/ CPLD) 實現數字頻率計的設計原理及相關程序
標簽： FPGA CPLD VHDL EDA
上傳時間： 2013-11-25
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