欧美大码xxxx,久久99久久人婷婷精品综合 ,av漫画网站在线观看

FPGA-Xilinx

Xilinx FPGA模擬方案產(chǎn)品指南

從消費類電子到工業(yè)、電信基礎(chǔ)架構(gòu)設(shè)備，F(xiàn)PGA與連接外面世界的模擬及混合信號IC如影隨形，當系統(tǒng)中需要多個關(guān)鍵元件實現(xiàn)數(shù)據(jù)采集和處理功能時，您可以考慮是否選擇FPGA更實惠？如何確定哪些器件最適合您的應用，而且它們之間的協(xié)同工作能力更強呢？ Xilinx FPGA模擬方案產(chǎn)品指南將為您解答疑惑……

標簽： Xilinx FPGA 模擬方案產(chǎn)品指南

上傳時間： 2013-10-21

上傳用戶：zl5712176
基于Xilinx+FPGA的OFDM通信系統(tǒng)基帶設(shè)計-程序

《基于Xilinx FPGA的OFDM通信系統(tǒng)基帶設(shè)計》附帶的代碼

標簽： Xilinx FPGA OFDM 通信系統(tǒng)

上傳時間： 2013-12-21

上傳用戶：王慶才
Xilinx-Spartan6 FPGA實現(xiàn)MultiBoot

通過Xilinx Spartan-6 FPGA 的Multiboot特性,允許用戶一次將多個配置文件下載入Flash中,根據(jù)不同時刻的需求,在不掉電重啟的情況下,從中選擇一個來重配置FPGA,實現(xiàn)不同功能,提高器件利用率,增加系統(tǒng)安全性,降低系統(tǒng)成本。

標簽： Xilinx-Spartan MultiBoot FPGA

上傳時間： 2013-10-26

上傳用戶：wpwpwlxwlx
WP374 Xilinx FPGA的部分重配置

WP374 Xilinx FPGA的部分重配置

標簽： Xilinx FPGA 374 WP

上傳時間： 2013-11-03

上傳用戶：文993
WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點DSP算法實現(xiàn)方案

WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點DSP算法實現(xiàn)方案： High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs

標簽： Xilinx FPGA 409 DSP

上傳時間： 2013-10-21

上傳用戶：huql11633
基于Xilinx FPGA的雙輸出DC/DC轉(zhuǎn)換器解決方案

Xilinx FPGAs require at least two power supplies: VCCINTfor core circuitry and VCCO for I/O interface. For the latestXilinx FPGAs, including Virtex-II Pro, Virtex-II and Spartan-3, a third auxiliary supply, VCCAUX may be needed. Inmost cases, VCCAUX can share a power supply with VCCO.The core voltages, VCCINT, for most Xilinx FPGAs, rangefrom 1.2V to 2.5V. Some mature products have 3V, 3.3Vor 5V core voltages. Table 1 shows the core voltagerequirement for most of the FPGA device families. TypicalI/O voltages (VCCO) vary from 1.2V to 3.3V. The auxiliaryvoltage VCCAUX is 2.5V for Virtex-II Pro and Spartan-3, andis 3.3V for Virtex-II.

標簽： Xilinx FPGA DC 輸出

上傳時間： 2013-10-22

上傳用戶：aeiouetla
WP312-Xilinx新一代28nm FPGA技術(shù)簡介

Xilinx Next Generation 28 nm FPGA Technology Overview Xilinx has chosen 28 nm high-κ metal gate (HKMG) highperformance,low-power process technology and combined it with a new unified ASMBL™ architecture to create a new generation of FPGAs that offer lower power and higher performance. These devices enable unprecedented levels of integration and bandwidth and provide system architects and designers a fully programmable alternative to ASSPs and ASICs.

標簽： Xilinx FPGA 312 WP

上傳時間： 2013-12-07

上傳用戶：bruce
Xilinx FPGA全局時鐘資源的使用方法

目前，大型設(shè)計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發(fā)沿設(shè)計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設(shè)計的要求，一般在FPGA設(shè)計中采用全局時鐘資源驅(qū)動設(shè)計的主時鐘，以達到最低的時鐘抖動和延遲。 FPGA全局時鐘資源一般使用全銅層工藝實現(xiàn)，并設(shè)計了專用時鐘緩沖與驅(qū)動結(jié)構(gòu)，從而使全局時鐘到達芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應復雜設(shè)計的需要，Xilinx的FPGA中集成的專用時鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個全局時鐘輸入端口和8個數(shù)字時鐘管理模塊(DCM)。與全局時鐘資源相關(guān)的原語常用的與全局時鐘資源相關(guān)的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。

標簽： Xilinx FPGA 全局時鐘資源

上傳時間： 2013-11-20

上傳用戶：563686540
51的VERILOG代碼！適用于Xilinx的FPGA

51的VERILOG代碼！適用于Xilinx的FPGA

標簽： VERILOG Xilinx FPGA 代碼

上傳時間： 2015-02-04

上傳用戶：lijianyu172
fpga-sdram開發(fā)板-sch,本原理圖是xilinx公司s3系列開發(fā)板的sdram

fpga-sdram開發(fā)板-sch,本原理圖是xilinx公司s3系列開發(fā)板的sdram

標簽： fpga-sdram xilinx sdram sch

上傳時間： 2013-12-21

上傳用戶：luke5347