11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。
標(biāo)簽： Verilog HDL 11 13
上傳時(shí)間： 2013-12-28
上傳用戶：ouyangtongze
verilog HDL 快速入門,里面包含很多有用的硬件描述語(yǔ)言的程序
標(biāo)簽： verilog HDL 快速入門 硬件描述語(yǔ)言
上傳時(shí)間： 2014-01-03
上傳用戶：愛死愛死
以verilog HDL 語(yǔ)言編寫的一首歌曲，可供初學(xué)者借鑒
標(biāo)簽： verilog HDL 語(yǔ)言 編寫
上傳時(shí)間： 2013-12-26
上傳用戶：ma1301115706
HDL 編碼風(fēng)格與編碼指導(dǎo),介紹了詳細(xì)的vHDL和verilog HDL語(yǔ)言的編程風(fēng)格
標(biāo)簽： verilog vHDL HDL HDL
上傳時(shí)間： 2014-01-05
上傳用戶：古谷仁美
用verlog HDL寫的電子日歷,可以顯示年,月,日和時(shí)間,具有鬧鈴的功能
標(biāo)簽： verlog HDL 電子日歷
上傳時(shí)間： 2015-05-12
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用HDL語(yǔ)言編寫的通用fifo源碼，通過對(duì)fifo的寬度和深度進(jìn)行配置，可以產(chǎn)生我們所需要的fifo，還包括fifo的測(cè)試程序和仿真Makefile腳本
標(biāo)簽： fifo HDL 語(yǔ)言 編寫
上傳用戶：miaochun888
arm verilog HDL ip core
標(biāo)簽： verilog core arm HDL
上傳時(shí)間： 2014-01-14
上傳用戶：wang0123456789
中文版Verilog HDL簡(jiǎn)明教程 第1章 簡(jiǎn)介 第2章 HDL指南 第3章 Verilog語(yǔ)言要素 第4章 表 達(dá) 式 第5章 門電平模型化
標(biāo)簽： Verilog HDL 簡(jiǎn)明教程 電平
上傳時(shí)間： 2015-05-22
上傳用戶：無(wú)聊來(lái)刷下
用Verilog HDL 語(yǔ)言編寫的播放梁祝的程序
標(biāo)簽： Verilog HDL 語(yǔ)言 編寫
上傳時(shí)間： 2015-05-24
上傳用戶：zuozuo1215
基于地址總線接口的四倍頻編碼器信號(hào)接口的 FPGA實(shí)現(xiàn) Verilog HDL的
標(biāo)簽： Verilog FPGA HDL 接口
上傳時(shí)間： 2014-08-12
上傳用戶：ayfeixiao
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